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J-GLOBAL ID：200903019894247680
薄膜導電パターンの形成方法およびこれを用いた薄膜インダクタ
Inventor：
Applicant, Patent owner：
Gazette classification：公開公報
Application number (International application number)：1996294967
Publication number (International publication number)：1998144552
Application date： Nov. 07, 1996
Publication date： May. 29, 1998
Summary：
【要約】【課題】 パターンの膜厚は確保したまま、スペース間隔を縮小したラインアンドスペースパターンからなる薄膜導電パターンの形成方法、およびこれを用いた薄膜インダクタ等を提供する。【解決手段】 薄膜導電パターン5をメッキで形成する際のステンシルとして、従来の厚膜レジストマスクに換え、SiO2 等のステンシル材を微細異方性加工して用いる。【効果】 スペース幅が1μm程度以下、パターン断面のアスペクト比が例えば5以上のラインアンドスペースパターンが、制御性良く形成できる。したがって、薄膜インダクタ等に適用すれば、小型かつQ値に優れた素子を得ることが可能となる。
Claim (excerpt)：
基板上に通電膜を全面に形成する工程、前記通電膜上に、後工程で形成する薄膜導電パターンの厚さに略等しい厚さを有する絶縁膜を全面に形成する工程、前記絶縁膜上に、レジストマスクを所望のラインアンドスペースパターン状に形成する工程、前記レジストマスクをエッチングマスクとして前記絶縁膜を異方性エッチングし、前記通電膜を露出する工程、露出した前記通電膜上に、前記絶縁膜の厚さに略等しい薄膜導電パターンをメッキにより選択的に形成する工程、前記絶縁膜を除去し、前記通電膜を露出するとともに、前記薄膜導電パターンを前記ラインアンドスペースパターンの相補パターン状に残す工程、前記薄膜導電パターンをエッチングマスクとして、露出した前記通電膜を除去する工程、以上の工程を有することを特徴とする薄膜導電パターンの形成方法。
IPC (2)：
FI (2)：
H01F 41/04 C
, H01F 17/00 B
