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J-GLOBAL ID：200903019977554533

半導体装置及びその製造方法

Inventor： 安藤 也義
Applicant, Patent owner： 富士通株式会社
Agent (1)： 北野 好人
Gazette classification：公開公報
Application number (International application number)：1992334411
Publication number (International publication number)：1994181312
Application date： Dec. 15, 1992
Publication date： Jun. 28, 1994
Summary：

【要約】【目的】本発明は、ダブルゲートSOIMOSFETにおいて、両ゲート電極を至るところで同電位に保持し且つゲート抵抗による遅延を抑制して、高速化を実現すると共に、閾値の変動を防止して高性能化を実現することができる半導体装置及びその製造方法を提供することを目的とする。【構成】支持基板20上に、熱酸化膜22及びCVD酸化膜18を介してバックゲート電極16が形成され、更にバックゲート酸化膜14を介して素子領域をなすp型SOI層10aが形成されている。p型SOI層10a上には、フロントゲート酸化膜24を介してフロントゲート電極26が形成されている。素子領域内に開口され、内壁にサイドウォール32が形成されたコンタクトホール内に接続電極34が形成されており、フロントゲート電極26とバックゲート電極16とを接続している。

Claim (excerpt)：

支持基板と、前記支持基板上に形成された絶縁層と、前記絶縁層により側面及び底面を囲まれた素子領域をなす第1導電型のシリコン層と、前記シリコン層に相対して形成された第2導電型のソース領域及びドレイン領域と、前記シリコン層の前記ソース領域及び前記ドレイン領域に挟まれたチャネル領域底面に、バックゲート絶縁膜を介して形成されたバックゲート電極と、前記シリコン層の前記チャネル領域上面に、フロントゲート絶縁膜を介して形成されたフロントゲート電極と、前記シリコン層に開口されたコンタクトホール内にサイドウォールを介して形成され、前記フロントゲート電極と前記バックゲート電極とを接続している接続電極とを有していることを特徴とする半導体装置。

IPC (5)：

H01L 29/784 ,  H01L 21/304 321 ,  H01L 21/316 ,  H01L 27/12 ,  H01L 21/76