Pat
J-GLOBAL ID：200903020151900824
半導体装置の製造方法
Inventor：
Applicant, Patent owner：
Agent (1)：
京本 直樹 (外2名)
Gazette classification：公開公報
Application number (International application number)：1992314476
Publication number (International publication number)：1994163850
Application date： Nov. 25, 1992
Publication date： Jun. 10, 1994
Summary：
【要約】【目的】スタックド型キャパシタを有するDRAMの記憶容量値を増大させるために、ストレージノード電極の表面積を簡単に効率よく増加させる製造方法を提供する。【構成】第1の非晶質シリコン膜からなる非晶質シリコン膜パターン113aを形成し、全面に形成した第2の非晶質シリコン膜114をエッチバックして非晶質シリコン膜スペーサ114aを形成し、非晶質シリコン膜パターン113a並びに非晶質シリコン膜スペーサ114aの露出面にシリコン結晶粒115を形成する。ストレージノード電極116aは、シリコン結晶粒115と非晶質シリコン膜パターン113aと非晶質シリコン膜スペーサ114aとから構成される。
Claim (excerpt)：
P型シリコン基板表面に、それぞれがゲート酸化膜とN型のソース,ドレイン拡散領域とワード線となるゲート電極とからなる複数個のMOSトランジスタを、規則的に配列して形成する工程と、全面に第1の層間絶縁膜を形成し、それぞれの前記ドレイン拡散領域に達するビットコンタクト孔を形成し、ビット線を形成する工程と、全面に第2の層間絶縁膜を形成し、それぞれの前記ソース拡散領域に達するノードコンタクト孔を形成する工程と、全面に第1の非晶質シリコン膜を形成する工程と、フォトリソグラフィ技術により前記第1の非晶質シリコン膜をエッチングし、それぞれの前記ノードコンタクト孔を介してそれぞれの前記ソース拡散領域に接続する複数の非晶質シリコン膜パターンを形成する工程と、全面に第2の非晶質シリコン膜を形成する工程と、前記第2の非晶質シリコン膜をエッチバックして、前記非晶質シリコン膜パターンの側面に前記第2の非晶質シリコン膜からなる非晶質シリコン膜スペーサを形成する工程と、減圧した雰囲気中で高温アニールを行ない、前記非晶質シリコン膜パターン,並びに前記非晶質シリコン膜スペーサの露出表面にシリコン結晶粒を成長させる工程と、誘電体膜を形成し、セルプレート電極を形成する工程と、を有することを特徴とする半導体装置の製造方法。
IPC (3)：
H01L 27/108
, H01L 21/28 301
, H01L 27/04
