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J-GLOBAL ID：200903020177095563
スキャンテスト回路およびそれを含む半導体集積回路装 置
Inventor：
Applicant, Patent owner：
Agent (1)：
京本 直樹 (外2名)
Gazette classification：公開公報
Application number (International application number)：1995124893
Publication number (International publication number)：1996313597
Application date： May. 24, 1995
Publication date： Nov. 29, 1996
Summary：
【要約】【目的】スキャンテスト回路を用いて実サイクル試験および遅延測定を行う。【構成】シフトモード信号smをラッチして信号sfを発生するラッチ回路2を備える。セレクタ回路3が信号sm,sfとの供給に応答して入力データdi,siのいずれか1つを選択して信号fiを出力する。
Claim (excerpt)：
1ビットの第1のデータの入力用の第1の入力端子と、予め定めたスキャンテストデータを含む直列データである第2のデータの入力用の第2の入力端子と、スキャン動作と通常動作を決定する動作切替信号の入力用の第3の入力端子と、前記動作切替信号の供給に応答して前記第1および第2のデータのいずれか一方を選択して選択データを出力する入力セレクタ手段と、前記選択データを保持データとして保持するレジスタ手段と、前記第1のデータ対応の第1の出力データの出力用の第1の出力端子と、前記第2のデータ対応の第2の出力データの出力用の第2の出力端子とを備え、通常動作時に複数のテスト対象回路を独立に動作させ、テスト時には前記複数のテスト対象回路を直列接続してこの直列接続の最初段のテスト対象回路に前記第2のデータを供給し前記直列接続の最終段のテスト対象回路の出力端子からこの第2のデータ対応の試験結果を出力するスキャン動作を行うスキャンテスト回路において、前記動作切替信号をラッチして動作切替ラッチ信号を発生するラッチ手段を備え、前記入力セレクタ手段が前記動作切替信号と前記動作切替ラッチ信号との供給に応答して前記第1および第2のデータのいずれか1つを選択して前記選択データを出力するセレクタ制御手段を備えることを特徴とするスキャンテスト回路。
FI (2)：
G01R 31/28 G
, G01R 31/28 V
