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J-GLOBAL ID：200903020177952016
半導体素子及びその製造方法
Inventor：
Applicant, Patent owner：
Agent (1)：
長谷川 芳樹 (外3名)
Gazette classification：公開公報
Application number (International application number)：1995141733
Publication number (International publication number)：1996083852
Application date： Jun. 08, 1995
Publication date： Mar. 26, 1996
Summary：
【要約】【目的】 本発明の目的は半導体素子及びその製造方法に関し、電導配線のコンタクトで半導体素子のトポロジが増加するのを解決したり、P型とN型のポリシリコン ゲートを電気的に連結することにある。【構成】 電導配線の一方は単層(2 ́)であり、電導配線の他方は二層(2 ́、5 ́)に構成される導電配線を形成したり、P型MOSFETとN型MOSFETに夫々P型とN型のポリシリコン ゲートを有するデュアル(Dual)ポリシリコン ゲート構造において、P型とN型のポリシリコン ゲートの間に導電線を二層構造又はシリサイド、選択的タングステンを蒸着する技術である。上下の導電配線を連結する別途の工程、例えばコンタクト等の工程が省略され構造が簡単で工程収率が向上され、別途の接触面積が不要なので素子の高集積化に有利である。
Claim (excerpt)：
絶縁層上に第1導電層を形成する工程と、前記第1導電層上にエッチング障壁層を形成する工程と、第1導電配線マスクを用いたエッチング工程で、前記エッチング障壁層の一定部分をエッチングしてエッチング障壁層パターンを形成する工程と、前記構造の全面に第2導電層を形成する工程と、第2導電配線マスクを用いたエッチング工程で第2導電層をエッチングして第2導電配線を形成し、露出したエッチング障壁層パターンをマスクに用い、下部の第1導電層をエッチングして第1導電配線を形成する工程と、前記第2導電配線マスク用感光膜パターンを除去する工程で成り、それにより前記第1導電配線の一定部分に前記第2導電配線がオーバラップされる構造を有する半導体素子を製造する半導体素子の製造方法。
IPC (3)：
H01L 21/8238
, H01L 27/092
, H01L 21/768
H01L 27/08 321 D
, H01L 21/90 B
Cited by examiner (6)
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