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J-GLOBAL ID：200903020378684486

半導体装置及びその製造方法

Inventor： 吉村 尚郎
Applicant, Patent owner： 株式会社東芝
Agent (1)： 鈴江 武彦 (外6名)
Gazette classification：公開公報
Application number (International application number)：1997246962
Publication number (International publication number)：1999087637
Application date： Sep. 11, 1997
Publication date： Mar. 30, 1999
Summary：

【要約】【課題】メモリセルとランダムロジック回路とを混載する半導体装置において、メモリセル部分ではデザインルール近傍のスペースとラインとがほぼ1:1であるパターンが形成でき、ランダムロジック回路部分ではデザインルール以下のパターンを形成する。【解決手段】半導体基板2上に被パターニング膜6、8を形成し、この膜上にシリコン窒化膜を形成する。このシリコン窒化膜をパターニングしてマスクパターン10bを形成し、さらにマスクパターン10bの一部分がエッチングされないようにその一部分を覆う保護膜46を形成する。保護膜46のないマスクパターン10bを等方的にエッチングして所定寸法のマスクパターン10cを形成する。保護膜46を除去後、マスクパターン10b、10cをマスクとして被パターニング膜6、8をエッチングする。

Claim (excerpt)：

メモリセルとその周辺回路またはランダムロジック回路とを同一の半導体基板上に有する半導体装置において、上記周辺回路またはランダムロジック回路を構成するMIS-FETのゲート電極上には第1のシリコン窒化膜が積層され、上記メモリセルを構成するMIS-FETのゲート電極上には上記第1のシリコン窒化膜より膜厚の厚い第2のシリコン窒化膜が積層されることを特徴とする半導体装置。

Patent cited by the Patent：

Cited by examiner (1)

• 半導体集積回路装置の製造方法
  Gazette classification：公開公報   Application number：特願平9-173700   Applicant：株式会社日立製作所