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J-GLOBAL ID：200903020547157946

不揮発性半導体記憶装置及びその製造方法

Inventor： 岩佐 昇一
Applicant, Patent owner： 新日本製鐵株式会社
Agent (1)： 國分 孝悦
Gazette classification：公開公報
Application number (International application number)：1993187580
Publication number (International publication number)：1995094686
Application date： Jun. 30, 1993
Publication date： Apr. 07, 1995
Summary：

【要約】【目的】 NOR型ビットコンタクトレスセルを用い且つ仮想接地型アレイ構成(Virtual Ground Memory)のEEPROMのメモリセル間の書き込み時間のばらつきを小さくし且つ書き込みディスターブを防止する。【構成】 SOI基板に設けられたPウェル16はワード線4の方向でメモリセル毎に電気的に分離されている。ビット線6の方向では、N型拡散層3は連続的に形成されて第2ビット線を構成し、Pウェル16は所定数のメモリセルに対して連続的に形成され且つ選択トランジスタを介してビット線6に電気的に接続されて第1ビット線を構成する。そして、消去及び書き込み動作時には、ワード線4とともに第1ビット線が選択線として機能し、高電圧の印加されない読み出し時にのみ、第2ビット線が選択線として機能する。また、消去及び書き込みはいずれもFNトンネリングにより行われ、浮遊ゲート11とPウェル16との間の電子の授受はチャネル領域の全面において行われる。

Claim (excerpt)：

絶縁層の上に設けられた第1導電型の単結晶半導体層と、この単結晶半導体層の表面部分に選択的に形成された素子分離用絶縁膜と、一対の前記素子分離用絶縁膜に挟まれた領域の前記単結晶半導体層の表面部分に互いに離隔して形成された一対の第2導電型の不純物拡散層と、これら一対の不純物拡散層の間の前記単結晶半導体層の上に形成された電荷蓄積層と、この電荷蓄積層の上に形成された制御ゲートとを備えるメモリセルを有することを特徴とする不揮発性半導体記憶装置。

IPC (4)：

H01L 27/115 ,  H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792

FI (2)：

H01L 27/10 434 ,  H01L 29/78 371