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J-GLOBAL ID：200903020584073523
半導体記憶装置およびその製造方法
Inventor：
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Applicant, Patent owner：
Agent (1)：
深見 久郎 (外3名)
Gazette classification：公開公報
Application number (International application number)：1993283672
Publication number (International publication number)：1995142597
Application date： Nov. 12, 1993
Publication date： Jun. 02, 1995
Summary：
【要約】【目的】 DRAMの周辺回路部における配線層と半導体基板主表面とのコンタクト部の形成を容易にするとともに、製造工程を簡略化する。【構成】 周辺回路部における半導体基板1の主表面上には、第2のコンタクトホール15aを有する第1の層間絶縁膜14aが形成される。第2のコンタクトホール15a内にはメモリセルアレイ部の第1のプラグ電極16と同じ材質である第2のプラグ電極16aが形成される。第2のプラグ電極16a上から第1の層間絶縁膜14a上面にわたってパッド層17aが形成される。パッド層17aとキャパシタ下部電極17とは同じ材質である。パッド層17aを覆うように第2の層間絶縁膜20aが形成される。第2の層間絶縁膜20aにおいて、パッド層17a上に位置する部分に第3のコンタクトホール15bが形成される。第3のコンタクトホール15b内に第1のアルミニウム配線層21aが形成される。
Claim (excerpt)：
半導体基板の主表面上に、情報を記憶するメモリセルが形成されるメモリセルアレイ部と、前記メモリセルの動作制御を行なう周辺回路が形成される周辺回路部とを有する半導体記憶装置であって、前記メモリセルアレイ部における前記半導体基板の主表面上の所定位置に第1の開口部を有し、前記周辺回路部における前記半導体基板の主表面上の所定位置に第2の開口部を有する第1の層間絶縁膜と、前記第1および第2の開口部内に形成された第1および第2のプラグ電極と、前記第1のプラグ電極上に形成され、前記第1のプラグ電極と電気的に接続されるキャパシタ下部電極と、前記キャパシタ下部電極を覆うように形成されるキャパシタ誘電体膜と、前記キャパシタ誘電体膜を覆うように形成されるキャパシタ上部電極と、前記第2のプラグ電極上面上から前記第1の層間絶縁膜の上面上にわたって形成され、前記第2のプラグ電極と電気的に接続されるパッド層と、前記パッド層を覆うように形成され、前記パッド層上に第3の開口部を有する第2の層間絶縁膜と、少なくとも前記第3の開口部内に形成され、前記パッド層と電気的に接続される配線層と、を備えた半導体記憶装置。
IPC (2)：
H01L 21/8242
, H01L 27/108
