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J-GLOBAL ID：200903020635753680

半導体トランジスタの製造方法

Inventor： 安田 直樹
Applicant, Patent owner： 株式会社東芝
Agent (1)： 外川 英明
Gazette classification：公開公報
Application number (International application number)：2000096451
Publication number (International publication number)：2001284582
Application date： Mar. 31, 2000
Publication date： Oct. 12, 2001
Summary：

【要約】【課題】シリコン窒化膜/シリコン酸(窒)化膜からなる積層膜において、リーク電流の低減と、良好な界面特性とを両立させる。【解決手段】シリコン窒化膜/シリコン酸(窒)化膜を形成後、欠陥を修復するのに必要な量のラジカル酸素を炉内にガス導入口から導入し、アニールを低温で行う。

Claim (excerpt)：

第1導電型のシリコン基板と、前記シリコン基板の表面に形成された一対の第2導電型のソース領域及びドレイン領域と、前記ソース領域及びドレイン領域間の前記シリコン基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極とを具備する半導体トランジスタの製造方法において、前記ゲート絶縁膜は、シリコン酸化膜或いはシリコン酸窒化膜からなる第1の絶縁膜及び前記第1の絶縁膜上に形成されたシリコン窒化膜或いはシリコン酸窒化膜からなる第2の絶縁膜との積層膜であり、前記積層膜形成後ラジカル酸素を導入することを特徴とする半導体トランジスタの製造方法。

IPC (4)：

H01L 29/78 ,  H01L 21/283 ,  H01L 21/316 ,  H01L 21/318

FI (7)：

H01L 21/283 N ,  H01L 21/316 S ,  H01L 21/316 P ,  H01L 21/318 C ,  H01L 21/318 B ,  H01L 21/318 M ,  H01L 29/78 301 G

F-Term (33)：

4M104AA01 ,  4M104BB01 ,  4M104BB02 ,  4M104CC05 ,  4M104EE03 ,  4M104EE12 ,  4M104EE14 ,  4M104EE17 ,  4M104GG09 ,  5F040DA02 ,  5F040DA19 ,  5F040DC01 ,  5F040EC07 ,  5F040ED01 ,  5F040ED03 ,  5F040ED04 ,  5F040EK05 ,  5F040FB04 ,  5F040FC00 ,  5F040FC10 ,  5F058BA20 ,  5F058BC02 ,  5F058BC08 ,  5F058BC11 ,  5F058BD01 ,  5F058BD04 ,  5F058BD15 ,  5F058BF23 ,  5F058BF24 ,  5F058BF30 ,  5F058BF64 ,  5F058BH03 ,  5F058BH17