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J-GLOBAL ID：200903020667894880

電源回路

Inventor： 西原 孝広 ,  大森 哲男 ,  藤江 利章 ,  水上 俊彦 ,  嵯峨 晃治
Applicant, Patent owner： 株式会社日立製作所 ,  株式会社日立コンピュータエレクトロニクス
Agent (1)： 筒井 大和
Gazette classification：公開公報
Application number (International application number)：1993337505
Publication number (International publication number)：1995194109
Application date： Dec. 28, 1993
Publication date： Jul. 28, 1995
Summary：

【要約】【目的】 負荷率に対応してゲートドライブ電圧、MOS-FETのゲート入力容量を変化させ、直流電源の負荷率が低いときの変換効率を向上させ、スタンバイ時の省エネルギー化、継続使用の長時間化が可能な電源回路を提供する。【構成】 MOS-FETを1個使用してスイッチング素子として動作するパルス幅変調方式の電源回路であって、高周波変換回路101、整流平滑回路102、整流回路103、出力電圧第1安定化制御回路104、出力電圧第2安定化制御回路105、出力電流制限回路106の構成に、出力電流制限回路106の出力信号に基づいて電圧を1/2倍化する電圧1/2逓倍回路107が付加されている。この出力電流制限回路106において、MOS-FET6のドレイン端子に流れる電流がある値を下回る場合に、電圧1/2逓倍回路107が動作してMOS-FET6のドライブ電圧が基本電圧の1/2倍に低下される。

Claim (excerpt)：

MOS-FETを1個もしくは複数個使用してスイッチング素子として動作するパルス幅変調方式の電源であって、負荷に供給する出力電流または該出力電流に関連する電流を監視する監視回路と、該監視回路による電流値と規定値との関係を判別する判別回路と、該判別回路の出力結果の信号に基づいて電圧を1/n倍化する1/n倍化回路とを備え、電流値が規定値と所定の関係にある場合に、前記1/n倍化回路が動作してMOS-FETのドライブパルスの電圧レベルを低下させるように構成されていることを特徴とする電源回路。

IPC (2)：

H02M 3/28 ,  G06F 1/26