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J-GLOBAL ID：200903020722716953

半導体装置及びその製造方法

Inventor： 川原 登志実 ,  大澤 満洋 ,  石黒 宏幸 ,  谷口 伸一郎 ,  大隅 真弓 ,  中世古 進也 ,  加藤 禎胤 ,  河西 純一
Applicant, Patent owner： 富士通株式会社 ,  株式会社九州富士通エレクトロニクス
Agent (1)： 伊東 忠彦
Gazette classification：公開公報
Application number (International application number)：1994008854
Publication number (International publication number)：1995193098
Application date： Jan. 28, 1994
Publication date： Jul. 28, 1995
Summary：

【要約】【目的】本発明は半導体チップとこの半導体チップと接続される基板とにより構成される半導体装置及びその製造方法に関し、小型で電気的特性に優れかつ安価な半導体装置を提供することを目的とする。【構成】基板を配線層8〜10と絶縁層11,12が積層された多層配線基板7とすると共に、絶縁層11,12の所定位置に孔20を形成し、複数の配線層8〜10を上記孔20を介して一括的に塑性変形させて外部接続用バンプとなる第1のメカニカルバンプ13,チップ接続用バンプとなる第1のメカニカルバンプ14〜16,積層された配線層間を接続するビア部となるメカニカルビア17,18を形成する。また、上記複数の配線層8〜10の夫々に外部接続端子となるバンプを形成し、かつこのバンプの基台からの高さを等しく形成する。

Claim (excerpt)：

半導体チップ(2)と、該半導体チップ(2)と接続される基板とを具備する半導体装置において、該基板を配線層(8〜10,22,23,46)と絶縁層(11,12,21,45,47)が積層された多層配線基板(7)とすると共に、該多層配線基板(7)を構成する絶縁層(11,12,21,45,47)の所定位置に孔(20)を形成し、積層された複数の該配線層(8〜10,22,23,46)を該孔(20)を介して一括的に塑性変形させて電極部(13〜18)を形成したことを特徴とする半導体装置。