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J-GLOBAL ID：200903020743895742

半導体装置の製造方法

Inventor： 榎本 秀一
Applicant, Patent owner： 日本電気株式会社
Agent (1)： 京本 直樹 (外2名)
Gazette classification：公開公報
Application number (International application number)：1992074959
Publication number (International publication number)：1993283533
Application date： Mar. 31, 1992
Publication date： Oct. 29, 1993
Summary：

【要約】【目的】多層配線半導体装置を製造する際に、半導体チップの第1アルミニウム配線8a,rb形成後、酸化シリコン膜9を堆積し、Ti-N膜(14)を形成後にスルーホール12a,12bを形成する。Ti-N膜は露光用の光に対し反射率が低い。【効果】フォトマスクで予定される通りのスルーホールを形成できる。

Claim (excerpt)：

半導体チップに第1金属配線を形成する工程と、前記第1金属配線を覆う絶縁膜を成長する工程と、前記絶縁膜を覆ってフォトリソグラフィー用の光に対して低反射率の導電膜を成長する工程と、前記導電膜及び前記絶縁膜にスルーホールを形成して前記第1金属配線の一部を露出する工程と、前記スルーホールを覆う第2金属配線を形成すると同時に前記導電膜を前記第2金属配線をマスクとして自己整合的に除去する工程とを含むことを特徴とする半導体装置の製造方法。

IPC (2)：

H01L 21/90 ,  H01L 21/3205