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J-GLOBAL ID：200903021302505813

半導体素子用貼り合せシリコンウェーハの製造方法

Inventor： 近藤 英之 ,  龍田 次郎 ,  降屋 久 ,  新行内 隆之
Applicant, Patent owner： 三菱マテリアル株式会社 ,  三菱マテリアルシリコン株式会社
Gazette classification：公開公報
Application number (International application number)：1994226121
Publication number (International publication number)：1996045803
Application date： Sep. 21, 1994
Publication date： Feb. 16, 1996
Summary：

【要約】【目的】 ウェーハ接合界面に非晶質層の形成が少ない半導体素子用貼り合せシリコンウェーハの製造方法を提供する。【構成】 貼り合せシリコンウェーハを、電気抵抗値或は電気伝導型の異なる複数枚のシリコンウェーハをそれぞれの表面部に、厚さ1〜100μm、最表面酸素濃度0.9×1018atoms/cm3以下の酸素低減層を形成し、以下通常の条件で、ウェーハ表面を活性化し、これらウェーハを接合して貼り合せることにより製造する。

Claim (excerpt)：

電気抵抗値或は電気伝導型の異なる複数枚のシリコンウェーハを接合して、高耐圧デバイス等の半導体素子用貼り合せシリコンウェーハを製造する方法において、上記シリコンウェーハの表面部に、厚さ1〜100μm、最表面酸素濃度0.9×1018atoms/cm3以下の酸素低減層を形成することを特徴とするウェーハ接合界面に非晶質層の形成が少ない半導体素子用貼り合せシリコンウェーハの製造方法。

IPC (4)：

H01L 21/02 ,  H01L 21/304 341 ,  H01L 21/308 ,  H01L 29/78