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J-GLOBAL ID：200903021397230301

薄膜トランジスタの製造方法

Inventor： 下牧 伸一
Applicant, Patent owner： カシオ計算機株式会社
Gazette classification：公開公報
Application number (International application number)：1994083593
Publication number (International publication number)：1995273342
Application date： Mar. 31, 1994
Publication date： Oct. 20, 1995
Summary：

【要約】【目的】 優れた特性を有する薄膜トランジスタを提供でき、歩留率の高い薄膜トランジスタの製造方法を提供することである。【構成】 基板1上にゲート電極2、SiNからなるゲート絶縁層3、アモルファスシリコンからなる半導体層4、SiOからなる第1の絶縁層11、SiNからなる第2の絶縁層12、フォトレジスト層を形成する。フォトレジスト層6を基板裏面側から露光・現像し、フォトレジストパターン6を形成する。フォトレジストパターン6をマスクとして、CF4+O2を使用して第2の絶縁層12をドライエッチングし、絶縁層パターンを形成する。絶縁層パターンをマスクとして、第1の絶縁層11を通して半導体層4中に不純物を注入する。第1の絶縁層11と半導体層4を素子形状にパターニングし、第1の絶縁層11上に保護層を形成し、保護層を介して前記半導体層4に接続されたソース・ドレイン電極を形成する。

Claim (excerpt)：

基板上にゲート電極、ゲート絶縁層、半導体層、第1の絶縁層、前記第1の絶縁層と材質の異なる第2の絶縁層を順次形成する工程と、前記第1の絶縁層により前記半導体層を保護しつつ前記第2の絶縁層をドライエッチングにより所定形状にパターニングするドライエッチング工程と、パターニングされた前記第2の絶縁層をマスクとして、前記半導体層中に不純物を拡散する拡散工程と、前記半導体層を所定の素子形状にパターニングする工程と、パターニングされた前記半導体層上に絶縁性の保護層を形成する工程と、該保護層にコンタクトホールを形成し、このコンタクトホールを介して前記半導体層のソース領域及びドレイン領域に接続されたソース電極及びドレイン電極を形成する工程とを備えることを特徴とする薄膜トランジスタの製造方法。

IPC (3)：

H01L 29/786 ,  H01L 21/336 ,  G02F 1/136 500

FI (2)：

H01L 29/78 311 P ,  H01L 29/78 311 N