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J-GLOBAL ID：200903021452802328

半導体記憶装置

Inventor： 明山 浩一
Applicant, Patent owner： 川崎製鉄株式会社
Agent (1)： 高矢 諭 (外2名)
Gazette classification：公開公報
Application number (International application number)：1993150856
Publication number (International publication number)：1995014391
Application date： Jun. 22, 1993
Publication date： Jan. 17, 1995
Summary：

【要約】【目的】 検索動作時の電源線に流れるピーク最大電流を低減する。【構成】 用いられるメモリマトリックスは、ワードメモリMW1a 〜MW128a による第1分割メモリマトリックスブロック等、合計4ブロックの分割メモリマトリッマスブロックへと、ビット列方向で分割されている。各分割メモリマトリックスブロックは、それぞれ、対応するイネーブルタイミング信号SEa 〜SEd によって、検索動作の時期のタイミングがずらされている。従って、検索動作時のピーク電流が分散され、ピーク最大電流が低減される。

Claim (excerpt)：

ビット長Nでワード数Mのデータを記憶するメモリマトリックスを構成する各メモリセル毎に設けた照合回路によるディスチャージが、プリチャージされていたマッチ線になされたか否かを検出することで、ビット線に入力されるビットパターンの検索ワードデータと、メモリマトリックスのワード行に記憶されるビットパターンの記憶ワードデータとの照合結果を得るようにした半導体記憶装置において、各ビット列毎にビット線が設けられた、それぞれ照合回路を有するメモリセルで成る合計Pブロックの複数の分割メモリマトリックスブロックを、ビット列方向に並べることで、ビット長Nでワード数Mのデータを記憶するようにしたメモリマトリックスと、検索イネーブル信号を入力する、前記分割メモリマトリックスブロック毎に独立し、又前記メモリマトリックスのワード行毎に独立した、少なくとも合計(M×(P-1)+1)本の複数の検索イネーブル線と、検索実行前にプリチャージしておき、検索中の照合結果が不一致となるワードについては、不一致となっているメモリセルの前記照合回路にてディスチャージされる、前記分割メモリマトリックスブロック毎に独立し、又前記メモリマトリックスのワード行毎に独立した、プリチャージ状態に対応する照合一致補助信号を伝達する、少なくとも合計(M×P)本の複数のマッチ線と、第p 番目に前記検索イネーブル信号が入力される前記分割メモリマトリックスブロックの第m ワード目のワードに対応する前記検索イネーブル線にて伝達される前記検索イネーブル信号と、該ワードに対応する前記マッチ線から出力される前記照合一致補助信号との、これら2つの信号の論理積にて得られた信号を遅延させた照合一致信号を、第(p +1)番目に前記検索イネーブル信号がその前記検出イネーブル線にて入力される前記分割メモリマトリックスブロックの第m ワード目へと、該検索イネーブル信号として入力する検索イネーブルタイミング回路とを備えたことを特徴とする半導体記憶装置。

IPC (2)：

G11C 15/04 ,  G11C 15/00