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J-GLOBAL ID：200903021634457448

高電圧レベル変換回路

Inventor： スティーブン・ウェルズ ,  アラン・ベイカー
Applicant, Patent owner： インテル・コーポレーション
Agent (1)： 山川 政樹
Gazette classification：公開公報
Application number (International application number)：1992141111
Publication number (International publication number)：1994236694
Application date： May. 07, 1992
Publication date： Aug. 23, 1994
Summary：

【要約】 (修正有)【目的】 パワーアップ、パワーダウン中における不揮発性半導体メモリのデータを確実に保全する。【構成】 P型トランジスタP1,P2及びN型トランジスタN1,N2,N3を回路に組込み、第1の電源が第1の電圧より低いときにトランジスタN2が第2のノードを駆動するのを阻止し、装置の入力端子は第1の制御信号及び第1の電源の電圧レベルを表わす第2の制御信号と結合し、出力端子はトランジスタN2のゲートと結合する。

Claim (excerpt)：

不揮発性半導体メモリにあって、第1の電源が第1の電圧レベル以上になるまで前記第1の電源から発生される第1の制御信号をロックアウトする回路において、a.ゲートと、ドレインと、ソースとを有し、前記ソースが第2の電源に結合し、前記ドレインが第1のノードに結合し、前記ゲートが、前記第1の制御信号を表わす出力信号を供給する第2のノードに結合している第1のP型トランジスタP1と;b.ゲートと、ドレインと、ソースとを有し、前記ドレインが前記第1のノードに結合し、前記ソースが第3のノードに結合し、前記ゲートが前記第1の制御信号と、第4のノードとに結合している第1のN型トランジスタN1と;c.ゲートと、ドレインと、ソースとを有し、前記ソースが前記第2の電源に結合し、前記ゲートが前記第1のノードに結合し、前記ドレインが前記第2のノードに結合している第2のP型トランジスタP2と;d.ゲートと、ドレインと、ソースとを有し、前記ドレインが前記第2のノードに結合し、前記ソースが前記第3のノードに結合し、前記ゲートが第6のノードに結合している第2のN型トランジスタN2と;e.ゲートと、ドレインと、ソースとを有し、前記ドレインが前記第1のノードに結合し、前記ソースが前記第3のノードに結合し、前記ゲートが第5のノードに結合している第3のN型トランジスタN3と;f.第1の入力として前記第1の制御信号を受信し、第2の入力端子が前記第5のノードと、前記第1の電源の電圧レベルを示す第2の電圧レベルを有する第2の制御信号とに結合し、前記第6のノードに結合する第3の制御信号を発生し、前記第1の電源が前記第1の電圧レベル以上になるまで、前記第2のN型トランジスタN2が前記第2のノードを駆動するのを阻止する手段とを具備する回路。