Pat

J-GLOBAL ID：200903021719219627

半導体装置の検査方法および装置

Inventor： 執行 義春 ,  宮本 佳幸 ,  大嶋 孝幸
Applicant, Patent owner： 株式会社日立製作所
Agent (1)： 梶原 辰也
Gazette classification：公開公報
Application number (International application number)：1992353069
Publication number (International publication number)：1994181244
Application date： Dec. 11, 1992
Publication date： Jun. 28, 1994
Summary：

【要約】【目的】 不良セルの位置情報を多数記憶できる。【構成】 論理アドレス配列により特定された不良セル70A群の位置情報が不良セル群位置情報圧縮手段21において、2以上が同一行、同一列で連続する不良セル群に関する位置情報が最初の不良セルと最後の不良セルの位置情報だけに圧縮される。不良セル位置情報変換手段7において、簡易レイアウト情報生成装置5による情報に基づき圧縮手段22で圧縮された最初と最後の不良セルの論理アドレス配列による位置情報が実体アドレス配列による位置情報に変換される。不良セル自動配置手段12によって、不良セル位置情報変換手段7による最初と最後の不良セルが不良セル観察装置13の視野内に自動的に配置される。【効果】 不良セル群のうち最初と最後の不良セルの位置情報のみが不良セル位置情報変換手段に供給されるため、半導体装置全体の不良セル群を全て処理できる。

Claim (excerpt)：

半導体装置の縦横に規則的に配列された複数個のセルのうち、不良セルを検査する半導体装置の検査方法において、前記半導体装置について所定の検査が実施され不良セルが検出されるとともに、その不良セルの位置が論理アドレス配列による位置情報により特定される不良セル検出工程と、前記不良セルについての位置情報について、2以上が同一の行および同一の列においてそれぞれ連続する不良セル群が検出されるとともに、この不良セル群に関する位置情報が最初の不良セルの位置情報および最後の不良セルの位置情報だけに圧縮される不良セル群位置情報圧縮工程と、前記半導体装置についてのレイアウト情報のうち、セル配列の原点情報、この原点からの各セルの位置情報、および、各セルの配列方向情報による簡易レイアウト情報を生成する簡易レイアウト情報生成工程と、前記簡易レイアウト情報に基づき、前記圧縮工程において圧縮された不良セル群に関する最初と最後の不良セルの論理アドレス配列による位置情報が実体アドレス配列による位置情報にそれぞれ変換される不良セル位置情報変換工程と、前記不良セル位置情報変換工程による情報に基づき、前記不良セル群に関する最初と最後の不良セルが不良セル観察装置の視野内に自動的に配置され、この不良セルにつき外観検査が実際に実施される外観検査工程と、を備えていることを特徴とする半導体装置の検査方法。

IPC (2)：

H01L 21/66 ,  H01L 21/82

Patent cited by the Patent：

Cited by examiner (3)

• 特開平4-225252
  
• 特開平4-289477
  
• 特開昭62-169342