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J-GLOBAL ID：200903021935781747

入出力エミュレーション回路およびデータチェック回路

Inventor： 鍛治屋敷 聡
Applicant, Patent owner： 富士通株式会社
Agent (1)： 井桁 貞一
Gazette classification：公開公報
Application number (International application number)：1994038959
Publication number (International publication number)：1995248927
Application date： Mar. 10, 1994
Publication date： Sep. 26, 1995
Summary：

【要約】【目的】入出力エミュレーション回路に関し、ホストプロセサ20への割込を必要最小限にすることにより負荷を軽減する。【構成】リードデータ保持メモリ36Rとライトデータ保持メモリ36Wとを、それぞれゲストプロセサ10の入出力アドレス空間と同一の空間分備える。また、割込制御メモリ31を備え、同じく入出力アドレス空間に対応させて、ライト用割込制御ビットとリード用割込制御ビットとの2ビットを出力するようにし、このビットが設定されているときホストプロセサ20への割込を発生させる。

Claim (excerpt)：

アドレス保持レジスタ(35)と、データ保持レジスタと、割込トリガ回路(33)とレデイ制御回路(34)とを有し、ゲストプロセサ(10)の行なう入出力動作を制御するための、ゲストバス(11)のアドレス空間にマッピングされた入出力制御レジスタへのリード/ライトを検出してアドレスとコマンドとをアドレス保持レジスタ(35)にセットし、割込トリガ回路(33)をセットしてホストプロセサ(20)に割込をかけ、ホストプロセサ(20)からレデイ制御回路(34)への書込みによる応答があれば割込トリガ回路(33)をリセットし、ゲストバス(11)でのレデイ応答を返し、ホストプロセサ(20)が必要とする制御レジスタアドレスおよびコマンドをアドレス保持レジスタ(35)を介して、また必要なデータをデータ保持レジスタを介して受渡す入出力エミュレーション回路において、ゲストプロセサ(10)の入出力アドレス空間に対応させて、ライト用割込制御ビット(IW)とリード用割込制御ビット(IR)との2ビットを保持する割込制御メモリ(31)を設け、データ保持レジスタに代えて、リードデータ保持メモリ(36R)と、ライトデータ保持メモリ(36W)とを、それぞれゲストプロセサ(10)の入出力アドレス空間に対応させて備え、割込トリガ回路(33)は、ゲストプロセサ(10)の入出力制御レジスタを指定するゲストバス(11)のアドレスとライト/リードを区別するコマンドとにより、割込制御メモリ(31)から読み出した出力のライト用割込制御ビット(IW)とリード用割込制御ビット(IR)に従ってホストプロセサ(20)へ割込をかけるか否かを決定し、ホストプロセサ(20)へ割込をかけないときは、レデイ制御回路(34)が直接レデイ応答信号を返してゲストバス(11)上の動作を終了させ、ゲストバス(11)上の入出力制御レジスタへのライトデータはライトデータ保持メモリ(36W)に書込み、リードデータはリードデータ保持メモリ(36R)から読み出し、ホストバス(21)上ではライトデータはリードデータ保持メモリ(36R)に書込み、リードデータはライトデータ保持メモリ(36W)から読み出すように構成したことを特徴とする入出力エミュレーション回路。

IPC (4)：

G06F 9/46 360 ,  G06F 9/455 ,  G06F 11/10 320 ,  G06F 13/10 320