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J-GLOBAL ID：200903021998797457

薄膜トランジスタの製造方法

Inventor： 小林 道哉 ,  田中 裕久
Applicant, Patent owner： 株式会社東芝 ,  東芝電子エンジニアリング株式会社
Agent (1)： 須山 佐一
Gazette classification：公開公報
Application number (International application number)：1995008848
Publication number (International publication number)：1996204202
Application date： Jan. 24, 1995
Publication date： Aug. 09, 1996
Summary：

【要約】【目的】 活性層とゲート絶縁膜との界面が清浄で、特に低いしきい値電圧を有する優れた特性の薄膜トランジスタの製造方法を提供する。【構成】 活性層103となる薄膜シリコン層104と第1のゲート絶縁膜となるLTO膜106とをLP-CVD装置の同一チャンバの真空内で連続して成膜した後、薄膜シリコン層104の固相成長を行なって、活性層103と第1のゲート絶縁膜であるLTO膜106との界面を清浄に保ち、動作特性の良好なTFTを実現することができる。

Claim (excerpt)：

電気絶縁性基板上に、半導体薄膜からなる活性層、ゲート絶縁膜、ゲート電極を形成する薄膜トランジスタの製造方法において、前記活性層と少なくとも 1層以上からなる第1のゲート絶縁膜とを同一の成膜チャンバー内において連続して成膜する工程と、前記活性層と前記第1のゲート絶縁膜とを同時にパターニングする工程と、前記活性層と前記第1のゲート絶縁膜との上に、少なくとも 1層以上からなる第2の絶縁膜を成膜する工程と、前記第2の絶縁膜の上に、前記活性層の少なくともチャネル領域を覆う位置にゲート電極を形成する工程と、を含むことを特徴とする薄膜トランジスタの製造方法。

IPC (3)：

H01L 29/786 ,  H01L 21/336 ,  G02F 1/136 500

FI (2)：

H01L 29/78 627 B ,  H01L 29/78 617 U