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J-GLOBAL ID：200903022154776370

半導体構造を製造する方法

Inventor： ケビン・デビット・カミングス
Applicant, Patent owner： モトローラ・インコーポレイテッド
Agent (1)： 大貫 進介 (外2名)
Gazette classification：公開公報
Application number (International application number)：1999333991
Publication number (International publication number)：2000164509
Application date： Nov. 25, 1999
Publication date： Jun. 16, 2000
Summary：

【要約】【課題】 構造100を有する、主にSCALPEL処理で用いられるリソグラフィ・マスク(図9または図10)。【解決手段】 層102,104,106,108,110,112が形成され、選択的にパターニングおよびエッチングが施され、電子ビーム露出窓118と、この窓118を取り囲むスカート領域120とを形成する。スカート領域120と、窓118内のパターン化フィーチャ124の一部とは、材料のより厚い/より薄い領域を有して形成され、あるいは異なる材料で形成され、それによりマスクの異なる領域(図9)は、異なる角度にエネルギを散乱する。マスク上の異なる散乱領域は、改善されたクリティカル寸法(CD)制御,低減された収差フィーチャ形成および改善された歩留りで、SCALPELパターンをウェハ上に形成することを可能にする。

Claim (excerpt)：

半導体構造を製造する方法であって:半導体基板(40)を設ける段階;マスクに近接して前記半導体基板を配置する段階(図10)であって、前記マスクは、メンブレン(104)の上にある少なくとも一つの散乱層(108)を有し、前記少なくとも一つの散乱層は、第1散乱能力を有する第1領域(118)と、前記第1散乱能力とは異なる第2散乱能力を有する第2領域(120)とを有する、段階;および前記マスクを介してエネルギを通過させる段階であって、前記マスクの前記第1および第2散乱能力は、前記半導体基板上にパターン化フィーチャを作る、段階;によって構成されることを特徴とする方法。

IPC (3)：

H01L 21/027 ,  G03F 1/16 ,  G03F 7/20 504

FI (3)：

H01L 21/30 541 S ,  G03F 1/16 B ,  G03F 7/20 504