Pat

J-GLOBAL ID：200903022243332868

不揮発性半導体メモリ

Inventor： 中井 弘人
Applicant, Patent owner： 株式会社東芝
Agent (1)： 鈴江 武彦
Gazette classification：公開公報
Application number (International application number)：1994135814
Publication number (International publication number)：1996007581
Application date： Jun. 17, 1994
Publication date： Jan. 12, 1996
Summary：

【要約】【目的】チップ寿命が長く、かつ高速読出し、書込み、消去を実現する。【構成】メモリセル部は、カラム方向に分割され、デ-タ記憶領域101とデ-タ管理情報記憶領域102が形成される。デ-タ管理情報記憶領域102のNAND束12 ́のメモリセルの数は、デ-タ記憶領域101のNAND束12のメモリセルの数よりも少ない。ワ-ド線WL11〜WL116は、デ-タ記憶領域101においてカラム方向のNAND束12に共通に接続され、そのうちの2本のワ-ド線WL11,WL12は、デ-タ管理情報記憶領域102まで延在し、カラム方向のNAND束12 ́に共通に接続される。ビット線BL11〜BL18は、ロウ方向のNAND束12,12 ́に共通に接続される。

Claim (excerpt)：

電気的に消去・書き込みが可能なメモリセルをi個直列に接続した第1NAND束をマトリックス状に複数個配置した第1アレイ領域と、電気的に消去・書き込みが可能なメモリセルを前記iより少ないj個直列に接続した第2NAND束をマトリックス状に複数個配置した第2アレイ領域と、前記第1アレイ領域内において第1方向に配置した第1NAND束を複数個接続した複数のビット線と、前記第2アレイ領域内において前記第1方向に配置した第2NAND束を複数個接続した複数のビット線と、前記第1及び第2アレイ領域内において前記第1方向に直交する第2方向に配置した第1及び2NAND束を複数個接続した複数のワ-ド線と、各ビット線に接続された複数の第1又は第2NAND束のうちの1つのNAND束内の1つのメモリセルを選択するデコ-ド手段とを具備したことを特徴とする不揮発性半導体メモリ。

IPC (7)：

G11C 16/02 ,  G11C 16/04 ,  G11C 16/06 ,  H01L 27/115 ,  H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792

FI (5)：

G11C 17/00 307 D ,  G11C 17/00 309 F ,  G11C 17/00 530 C ,  H01L 27/10 434 ,  H01L 29/78 371