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J-GLOBAL ID：200903022300282724

半導体装置

Inventor： 岩本 進 ,  藤平 龍彦 ,  上野 勝典 ,  大西 泰彦 ,  佐藤 高広 ,  永岡 達司
Applicant, Patent owner： 富士電機株式会社
Agent (1)： 山田 稔
Gazette classification：公開公報
Application number (International application number)：2001033408
Publication number (International publication number)：2001298191
Application date： Feb. 09, 2001
Publication date： Oct. 26, 2001
Summary：

【要約】【課題】 ガードリングやフィールドプレートを形成せずとも、ドリフト部の耐圧よりもその素子外周部の耐圧を大きくできと共に、アバランシェ耐量を向上できるる半導体装置の提供。【解決手段】 縦形MOSFETにおいて、第1の並列pn構造の縦形ドリフト部1の周りで表面とドレイン層11との間に介在し、オン状態では概ね非電路領域であってオフ状態では空乏化する耐圧構造部(素子外周部)2が、縦形n型領域2aと縦形p型領域2bとを交互に繰り返して接合して成る第2の並列pn構造を備えている。また、ゲート取り出し電極の直下部分3には、第3の並列pn構造を備えている。

Claim (excerpt)：

基板の第1主面側に形成された活性部に導電接続する第1の電極層と、前記基板の第2主面側に形成された第1導電型の低抵抗層に導電接続する第2の電極層と、前記活性部と前記低抵抗層との間に介在し、オン状態ではドリフト電流を縦方向に流すと共にオフ状態では空乏化する縦形ドリフト部と、前記第1主面に絶縁膜を介して形成され、前記第1電極層に少なくとも一部が近接して成るオン・オフ制御用の第3電極層とを有し、前記縦形ドリフト部が前記基板の厚み方向に配向する縦形第1導電型領域と前記基板の厚み方向に配向する縦形第2導電型領域とを交互に繰り返して接合して成る第1の並列pn構造となった半導体装置において、前記縦形ドリフト部の周りで前記第1主面と前記低抵抗層との間に介在し、オン状態では概ね非電路領域であってオフ状態では空乏化する耐圧構造部が、前記基板の厚み方向に配向する縦形第1導電型領域と前記基板の厚み方向に配向する縦形第2導電型領域とを交互に繰り返して接合して成る第2の並列pn構造であり、前記第3電極層の直下部分が、前記基板の厚み方向に配向する縦形第1導電型領域と前記基板の厚み方向に配向する縦形第2導電型領域とを交互に繰り返して接合して成る第3の並列pn構造であり、前記第3の並列pn構造のpn繰り返しピッチが前記第1の並列pn構造のpn繰り返しピッチよりも狭いことを特徴する半導体装置。

IPC (3)：

H01L 29/78 652 ,  H01L 29/78 ,  H01L 29/78 655

FI (4)：

H01L 29/78 652 H ,  H01L 29/78 652 F ,  H01L 29/78 652 N ,  H01L 29/78 655 B