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J-GLOBAL ID：200903022321911802

薄膜トランジスタの製造方法

Inventor： 梁井 健一 ,  田中 勉 ,  大形 公士 ,  滝沢 裕
Applicant, Patent owner： 富士通株式会社
Agent (1)： 岡本 啓三
Gazette classification：公開公報
Application number (International application number)：1992211491
Publication number (International publication number)：1994061259
Application date： Aug. 07, 1992
Publication date： Mar. 04, 1994
Summary：

【要約】【目的】本発明は、TFTアクティブマトリクスLCDに用いられるTFTの製造方法に関し、ソース電極とドレイン電極の端部での動作半導体層の段切れや動作半導体層の異常成長を防止するとともに、ソース電極及びドレイン電極を構成する多層の導電体膜間のコンタクト不良を防止することができるTFTの製造方法を提供することを目的とする。【構成】スタガ型の薄膜トランジスタの製造方法であって、第1の基体34上に第1の導電体膜35を形成した後、パターニングし、所定の間隔を保持して対向するように第1の導電体膜35を残存する工程と、導電性物質を含むガスに第1の導電体膜35a,35bを曝して第1の導電体膜35a,35b上に第1の導電性物質を含む膜37a,37bを選択的に形成する工程と、第1の導電性物質を含む膜37a,37b上に第1の半導体膜38a,38bを選択的に形成する工程とを有することを含み構成する。

Claim (excerpt)：

第1の基体上に、少なくとも第1の導電体膜/第1の半導体膜の2層の膜からなり、所定の間隔を保持して対向するソース電極及びドレイン電極と、前記ソース電極及びドレイン電極の対向する両端部と接続し、該ソース電極及びドレイン電極間に形成された動作半導体層と、該動作半導体層上のゲート絶縁膜と、該ゲート絶縁膜上のゲート電極とを有する薄膜トランジスタの製造方法であって、前記第1の基体上に前記第1の導電体膜を形成した後、パターニングし、所定の間隔を保持して対向するように前記第1の導電体膜を残存する工程と、導電性物質を含むガスに前記第1の導電体膜を曝して前記第1の導電体膜上に第1の導電性物質を含む膜を選択的に形成する工程と、前記第1の導電性物質を含む膜上に前記第1の半導体膜を選択的に形成する工程とを有することを特徴とする薄膜トランジスタの製造方法。

IPC (3)：

H01L 21/336 ,  H01L 29/784 ,  H01L 29/40