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J-GLOBAL ID：200903022352865299

半導体記憶装置および不良セルの救済方法

Inventor：
藤間 志郎

About 藤間 志郎


Applicant, Patent owner：
エルピーダメモリ株式会社

About エルピーダメモリ株式会社


Agent (1)： 金田 暢之 (外2名)
Gazette classification：公開公報
Application number (International application number)：2002144827
Publication number (International publication number)：2003338192
Application date： May. 20, 2002
Publication date： Nov. 28, 2003
Summary：
【要約】【課題】 不良アドレスの確認、容量ヒューズの切断という製造工程外の手間を無くすことによりテスト工程の簡略化を図る。【解決手段】 比較回路40は、I/Oバスから読み出されたデータが予め定められたデータと同じであるかどうかを比較することによりメモリセルアレイ10中の不良セルの有無の判定を行いその判定結果を判定信号4として出力する。アドレスバッファ回路50は、比較回路40からの判定信号4が入力されると、その際に出力しているロウアドレス信号2およびカラムアドレス信号3をラッチして容量ヒューズを切断するための容量ヒューズ用ロウアドレス信号7および容量ヒューズ用カラムアドレス信号8として出力する。容量ヒューズブロック801〜80nでは、アドレスバッファ回路50によりラッチされた容量ヒューズ用ロウ/カラムアドレス信号7、8に基づいて、各容量ヒューズの切断が行われる。
Claim (excerpt)：
不良セルの有無を確認するためのテスト工程においてメモリセルアレイから同時に読み出された複数のデータを比較することによりメモリセルアレイ中の不良セルの有無の判定を行い該判定結果を判定信号として出力する比較回路と、外部アドレス信号をロウアドレスとカラムアドレスに分けて出力するるとともに、前記比較回路からの判定信号が入力されるとその際出力しているロウアドレスおよびカラムアドレスをラッチして容量ヒューズを切断するための容量ヒューズ用アドレスとして出力するアドレスバッファ回路と、複数の容量ヒューズにより構成され、前記アドレスバッファ回路によりラッチされた容量ヒューズ用アドレスに基づいて前記各容量ヒューズ素子の切断を行う容量ヒューズブロックとを備えた半導体記憶装置。
IPC (4)：
G11C 29/00 603 ,  G11C 29/00 671 ,  G01R 31/28 ,  G11C 11/401
FI (6)：
G11C 29/00 603 L ,  G11C 29/00 671 Q ,  G11C 11/34 371 A ,  G11C 11/34 371 D ,  G01R 31/28 B ,  G01R 31/28 V
F-Term (35)：
2G132AA08 ,  2G132AC03 ,  2G132AC04 ,  2G132AH04 ,  2G132AH07 ,  2G132AK07 ,  2G132AK09 ,  2G132AL09 ,  2G132AL32 ,  5L106AA01 ,  5L106CC04 ,  5L106CC13 ,  5L106CC17 ,  5L106DD02 ,  5L106DD03 ,  5L106EE02 ,  5L106GG07 ,  5M024AA91 ,  5M024DD33 ,  5M024DD62 ,  5M024DD63 ,  5M024DD80 ,  5M024GG20 ,  5M024HH10 ,  5M024JJ02 ,  5M024MM10 ,  5M024MM12 ,  5M024MM13 ,  5M024MM15 ,  5M024MM20 ,  5M024PP01 ,  5M024PP02 ,  5M024PP03 ,  5M024PP07 ,  5M024PP10
Patent cited by the Patent：
Cited by applicant (6)
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Cited by examiner (7)
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