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J-GLOBAL ID：200903022372263805

電力用半導体装置

Inventor： 中村 和敏 ,  川口 雄介 ,  中川 明夫
Applicant, Patent owner： 株式会社東芝
Agent (1)： 外川 英明
Gazette classification：公開公報
Application number (International application number)：1999087750
Publication number (International publication number)：2000286417
Application date： Mar. 30, 1999
Publication date： Oct. 13, 2000
Summary：

【要約】【課題】 マルチリサーフ構造の横型MOSFETにおいて低オン抵抗と高耐圧を両立させること。【解決手段】 p型ベース層4と、このp型ベース層4の表面に選択的に形成されたn型ソース層5と、p型活性層1の表面にp型ベース層4とは離れて選択的に形成されたn型ドレイン層9と、n型ソース層5とp型活性層1とで挟まれた領域のp型ベース層4上にゲート絶縁膜7を介して形成されたゲート電極8とを備え、p型ベース層4とn型ドレイン層9とで挟まれた領域のp型活性層1の表面に、p型ベース層4からn型ドレイン層9に向かってn型半導体層2とp型半導体層3とが形成されるとともに、これらの半導体層は交互に繰り返して配列され、かつn型ドレイン層9側のn型半導体層2はp型半導体層3よりドーズ量が多いことを特徴とする電力用半導体装置。

Claim (excerpt)：

半導体基板に形成された高抵抗の活性層と、この活性層の表面に選択的に形成された第2導電型ベース層と、この第2導電型ベース層の表面に選択的に形成された第1導電型ソース層と、前記活性層の表面に前記第2導電型ベース層とは離れて選択的に形成された第1導電型ドレイン層と、前記第1導電型ソース層と前記活性層とで挟まれた領域の前記第2導電型ベース層上にゲート絶縁膜を介して形成されたゲート電極とを備え、前記第2導電型ベース層と第1導電型ドレイン層とで挟まれた領域の前記活性層の表面に、前記第2導電型ベース層から前記第1導電型ドレイン層に向かって第1導電型半導体層と第2導電型半導体層とが形成されるとともに、これらの半導体層は交互に繰り返して配列され、かつ前記第1導電型ドレイン層側の前記第1導電型半導体層は前記第2導電型層よりドーズ量が多いことを特徴とする電力用半導体装置。

IPC (2)：

H01L 29/78 ,  H01L 29/786

FI (5)：

H01L 29/78 301 W ,  H01L 29/78 301 S ,  H01L 29/78 301 J ,  H01L 29/78 616 S ,  H01L 29/78 622

F-Term (16)：

5F040DA00 ,  5F040DA22 ,  5F040DC01 ,  5F040EB11 ,  5F040EF01 ,  5F040EF11 ,  5F040EF18 ,  5F110AA07 ,  5F110AA13 ,  5F110BB12 ,  5F110BB13 ,  5F110DD05 ,  5F110GG02 ,  5F110GG12 ,  5F110GG22 ,  5F110GG23