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J-GLOBAL ID：200903022415208110

半導体メモリ装置

Inventor： 福造 幸雄
Applicant, Patent owner： 日本電気株式会社
Agent (1)： 京本 直樹 (外2名)
Gazette classification：公開公報
Application number (International application number)：1992067795
Publication number (International publication number)：1994076566
Application date： Mar. 26, 1992
Publication date： Mar. 18, 1994
Summary：

【要約】【目的】システムクロックの高速化に対応したアーキテクチャを有する半導体メモリ装置を提供する。【構成】アドレスバッファ,アドレスデコーダ,リードアンプ,リードアウトバッファ,ライトアンプ,ライトインバッファの各回路の前段あるいは後段に外部入力クロックによって制御されるラッチ回路を備え、また外部よりプログラム可能な内部レジスタを備えて内部レジスタの出力によってラッチ回路のラッチ機能の活性化、非活性化を制御する。

Claim (excerpt)：

行・列両方向にアレイ状に配置された複数のメモリセルとこれらメモリセルを列ごとに共通にそれぞれ接続する複数のビット線対および行ごとに共通にそれぞれ接続するワード線とを含むメモリセルアレイと、前記ビット線対の各々にそのビット線対の一端で接続され活性化信号に応じて前記ビット線対間の電位差を増巾するセンスアンプ回路と、アドレス信号の供給を受ける行アドレスバッファーおよび列アドレスバッファーと、前記行アドレスバッファーの出力信号をデコードし、前記メモリセルの前記行ごとに共通にそれぞれ接続する前記ワード線を駆動する行デコーダと、前記列アドレスバッファの出力信号をデコードし前記メモリセルの前記列ごとに共通にそれぞれ接続する前記複数のビット線対を駆動する列デコーダと、前記メモリセルアレイのリード時に前記列デコーダにより選択された前記センスアンプ回路の出力信号を受けて信号増巾するリードアンプと、前記リードアンプの出力信号を受け入出力端子に信号出力するリードアウトバッファと、前記メモリセルアレイのライト時に前記入出力端子から入力される書込みデータ信号の供給を受けるライトインバッファと、前記ライトインバッファの出力信号を増巾し、前記行およびデコーダのそれぞれで選択された前記メモリセルへの書込みデータを出力するライトアンプとを備える半導体メモリ装置において、前記行および列アドレスバッファー、前記行および列アドレスデコーダ、前記リードアンプ、前記リードアウトバッファ、前記ライトインバッファならびに前記ライトアンプのそれぞれの前段またはそれぞれの後段に外部入力クロックにより制御されるラッチ回路を有することを特徴とする半導体メモリ装置。

IPC (2)：

G11C 11/401 ,  H01L 27/10 481

Patent cited by the Patent：

Cited by examiner (4)

• 特開昭61-148692
  
• 特開平2-235291
  
• 特開平2-166696
  
• 特開平3-105791