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J-GLOBAL ID：200903022584998562

半導体装置の製造方法

Inventor： 柏原 慶一朗 ,  岩崎 正修
Applicant, Patent owner： 三菱電機株式会社
Agent (1)： 深見 久郎 (外3名)
Gazette classification：公開公報
Application number (International application number)：1992124455
Publication number (International publication number)：1993326441
Application date： May. 18, 1992
Publication date： Dec. 10, 1993
Summary：

【要約】【目的】 アスペクト比の高いコンタクトホールにおいても確実にコンタクトのとれる配線層の形成を可能とした半導体装置の製造方法を提供する。【構成】 p型半導体基板1上の層間絶縁膜2にコンタクトホール3を形成する。その後、このコンタクトホール3が設けられた層間絶縁膜2が形成される。コンタクトホール3により露出したp型半導体基板1の表面に、このp型半導体基板1を回転させながらn型の不純物を斜め注入し、n型不純物領域4を形成する。次に、コンタクトホール3により露出した層間絶縁膜2の側面およびp型半導体基板1の表面に窒化チタン膜5を形成し、さらにコンタクトホール3の内部にタングステン膜6を形成する。その後、層間絶縁膜2の表面およびタングステン膜6の表面に配線層7を形成する。

Claim (excerpt)：

第1導電型の半導体基板の上にこの半導体基板の表面に通ずるコンタクトホールを有する層間絶縁膜を形成する工程と、前記半導体基板を回転させながら前記層間絶縁膜をマスクとして、前記コンタクトホールにより露出した前記半導体基板の表面に第2導電型の不純物を斜め注入し、前記半導体基板の表面に第2導電型の不純物領域を形成する工程と、前記層間絶縁膜の前記コンタクトホール内表面および前記半導体基板の表面にバリアメタル膜を形成する工程と、前記バリアメタル膜上に、前記第2導電型の不純物領域に前記バリアメタル膜を介して電気的に接続する高融点金属埋込層を形成する工程と、前記高融点金属埋込層に電気的に接続した金属配線層を形成する工程と、を備えた半導体装置の製造方法。

IPC (4)：

H01L 21/28 301 ,  H01L 21/265 ,  H01L 21/3205 ,  H01L 21/90

FI (2)：

H01L 21/265 V ,  H01L 21/88 N