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J-GLOBAL ID：200903022663305238

クロック発生回路

Inventor： 宮下 工 ,  三保 明
Applicant, Patent owner： 富士通株式会社
Agent (1)： 岡本 啓三
Gazette classification：公開公報
Application number (International application number)：1992211493
Publication number (International publication number)：1994061849
Application date： Aug. 07, 1992
Publication date： Mar. 04, 1994
Summary：

【要約】【目的】 本発明は、クロック発生回路の改善に関し、当該回路の集積化及び汎用性を図りつつ、複数の可変遅延素子を接続して、その遅延値を制御し、適当な遅延段から遅延信号を取り出しその論理を採ることにより、周波数の低いクロック信号から周波数の高いクロック信号を発生することを目的とする。【構成】 任意の周波数fref の参照クロック信号φ0を順次遅延するn個の遅延トランジスタ回路DLn〔n=1,2,i,j,k...n〕が接続されたディレイライン回路11と、ディレイライン回路11の遅延値を制御する遅延制御回路12と、遅延トランジスタ回路DLnの各遅延出力信号φn〔n=1,2,i,j,k...n〕の論理を採る論理回路13とを具備することを含み構成し、遅延制御回路12が参照クロック信号φ0を1/2周期分遅延させた遅延出力信号φjと該参照クロック信号φ0との位相比較に基づいてディレイライン回路11の遅延値を制御することを含み構成する。

Claim (excerpt)：

任意の周波数(fref )の参照クロック信号(φ0)を順次遅延するn個の遅延トランジスタ回路(DLn〔n=1,2,i,j,k...n〕)が接続されたディレイライン回路(11)と、前記ディレイライン回路(11)の遅延値を制御する遅延制御回路(12)と、前記遅延トランジスタ回路(DLn)の各遅延出力信号(φn〔n=1,2,i,j,k...n〕)の論理を採る論理回路(13)とを具備することを特徴とするクロック発生回路。