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J-GLOBAL ID：200903022758954250

半導体素子のゲート形成方法

Inventor： 朴 大 奎
Applicant, Patent owner： 株式会社ハイニックスセミコンダクター
Agent (1)： 中川 周吉 (外1名)
Gazette classification：公開公報
Application number (International application number)：2001084531
Publication number (International publication number)：2002026319
Application date： Mar. 23, 2001
Publication date： Jan. 25, 2002
Summary：

【要約】【課題】 高集積高速素子の製造工程において漏洩電流が発生しない半導体素子のゲート形成方法を提供すること。【解決手段】 本発明は半導体基板上にゲート絶縁膜及びTiAl膜を形成する段階と、前記TiAlN膜上に金属層及び絶縁膜を形成する段階と、前記絶縁膜をパターニングした後、前記パターニングされた絶縁膜をマスクとして前記金属層、TiAlN膜及びゲート絶縁膜をエッチングしてゲートを形成する段階と、前記絶縁膜を除去する段階とを含んでなることを特徴とする。

Claim (excerpt)：

半導体基板上にゲート絶縁膜及びTiAlN膜を形成する段階と、前記TiAlN膜上に金属層及び絶縁膜を形成する段階と、前記絶縁膜をパターニングした後、前記パターニングされた絶縁膜をマスクとして前記金属層、TiAlN膜及びゲート絶縁膜をエッチングしてゲートを形成する段階と、前記絶縁膜を除去する段階とを含んでなることを特徴とする半導体素子のゲート形成方法。

IPC (4)：

H01L 29/78 ,  H01L 21/28 301 ,  H01L 21/316 ,  H01L 29/43

FI (5)：

H01L 21/28 301 Z ,  H01L 21/316 S ,  H01L 21/316 M ,  H01L 29/78 301 G ,  H01L 29/62 G

F-Term (43)：

4M104AA01 ,  4M104BB36 ,  4M104DD34 ,  4M104DD37 ,  4M104DD43 ,  4M104DD80 ,  4M104EE03 ,  4M104EE16 ,  4M104EE17 ,  4M104HH20 ,  5F058BA20 ,  5F058BD01 ,  5F058BD04 ,  5F058BD12 ,  5F058BF13 ,  5F058BF27 ,  5F058BF30 ,  5F058BF37 ,  5F058BH01 ,  5F058BH03 ,  5F058BJ10 ,  5F140AA19 ,  5F140BD01 ,  5F140BD05 ,  5F140BD11 ,  5F140BD12 ,  5F140BD13 ,  5F140BE07 ,  5F140BE13 ,  5F140BE16 ,  5F140BE19 ,  5F140BF10 ,  5F140BF11 ,  5F140BF15 ,  5F140BF17 ,  5F140BF18 ,  5F140BF20 ,  5F140BG28 ,  5F140BG30 ,  5F140BG33 ,  5F140BG37 ,  5F140BG39 ,  5F140BG56