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J-GLOBAL ID：200903022761454993

CMOS型可変遅延回路及びその遅延時間の制御方法並びに半導体試験装置

Inventor： 小 林 憲 史
Applicant, Patent owner： 株式会社東芝
Agent (1)： 佐藤 一雄 (外3名)
Gazette classification：公開公報
Application number (International application number)：1997307186
Publication number (International publication number)：1999145800
Application date： Nov. 10, 1997
Publication date： May. 28, 1999
Summary：

【要約】【課題】 高精度な遅延時間の設定分解能が実現可能な構成のCMOS型可変遅延回路及びその遅延時間の制御方法並びに半導体試験装置を提供する。【解決手段】 本発明に係るCMOS型可変遅延回路は、電源電位ノードと共通電位ノードとの間に順に直列接続された第1のPチャネル型MOSトランジスタ及び第1のNチャネル型MOSトランジスタからなるCMOS型可変遅延回路において、第1のPチャネル型MOSトランジスタ及び第1のNチャネル型MOSトランジスタのゲートに入力信号が入力されたときに、電源電位ノードから共通電位ノードへ流れる貫通電流の大きさを制御する貫通電流制御手段を備えたものである。本発明に係るCMOS型可変遅延回路の遅延時間の制御方法は、上記CMOS型可変遅延回路における貫通電流の大きさを制御することにより、入力信号に応じた出力信号が出力されるまでの信号伝搬遅延時間を制御するものである。

Claim (excerpt)：

電源電位ノードと共通電位ノードとの間に順に直列接続された第1のPチャネル型MOSトランジスタ及び第1のNチャネル型MOSトランジスタからなるCMOS型可変遅延回路において、前記第1のPチャネル型MOSトランジスタ及び第1のNチャネル型MOSトランジスタのゲートに入力信号が入力されるときに、前記電源電位ノードから前記共通電位ノードへ流れる貫通電流の大きさを制御する貫通電流制御手段を備えたことを特徴とするCMOS型可変遅延回路。

IPC (5)：

H03K 5/13 ,  G01R 31/28 ,  H03H 11/26 ,  H03K 19/00 ,  H03K 19/0175

FI (5)：

H03K 5/13 ,  H03H 11/26 A ,  H03K 19/00 B ,  G01R 31/28 N ,  H03K 19/00 101 F