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J-GLOBAL ID：200903022832641285
半導体装置の製造方法
Inventor：
Applicant, Patent owner：
Agent (1)：
鈴江 武彦
Gazette classification：公開公報
Application number (International application number)：1994173914
Publication number (International publication number)：1996037296
Application date： Jul. 26, 1994
Publication date： Feb. 06, 1996
Summary：
【要約】 (修正有)【目的】MOS FETのゲート配線材料に対する耐高温性の要求を緩和することにより、ゲート配線幅の微細化に伴うゲート配線の高抵抗化を抑制する。【構成】半導体基板10上に基板と異なる導電型を持つ第1の不純物を含む第1の絶縁膜12を堆積する工程と、第1の絶縁膜を加工して基板に達する溝14を形成する工程と、溝の底面の基板表面を酸化し、溝の底面に第2の絶縁膜17を形成する工程と、第1の絶縁膜中の第1の不純物を基板中に拡散させ、基板と異なる導電型の拡散領域18を形成する工程と、第1の絶縁膜および第2の絶縁膜の上に導電体層19を堆積する工程と、溝内部の導電体層19aを残し、第1の絶縁膜上の導電体層を除去する工程とを具備することを特徴とする。
Claim (excerpt)：
半導体基板上に、上記半導体基板と異なる導電型を持つ第1の不純物を含む第1の絶縁膜を堆積する工程と、上記第1の絶縁膜を加工して前記半導体基板に達する溝を形成する工程と、上記溝の底面の半導体基板表面を酸化し、溝の底面に第2の絶縁膜を形成する工程と、前記第1の絶縁膜中の第1の不純物を前記半導体基板中に拡散させ、基板と異なる導電型の第1の拡散領域を形成する工程と、前記第1の絶縁膜および第2の絶縁膜の上に導電体層を堆積する工程と、前記溝内部の上記導電体層を残し、前記第1の絶縁膜上の上記導電体層を除去する工程とを具備することを特徴とする半導体装置の製造方法。
Patent cited by the Patent：
Cited by examiner (6)
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