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J-GLOBAL ID：200903023154310180

SOI基板に形成したCMOSトランジスタおよびそのSOI基板の製造方法

Inventor： 橋本 誠
Applicant, Patent owner： ソニー株式会社
Agent (1)： 船橋 國則
Gazette classification：公開公報
Application number (International application number)：1994156669
Publication number (International publication number)：1995335907
Application date： Jun. 14, 1994
Publication date： Dec. 22, 1995
Summary：

【要約】【目的】 本発明は、SOI基板のシリコン領域に対して貼り合わせ層に用いた多結晶シリコン層の電位の影響を排除して、リーク電流を低減し、シリコン領域に形成される回路の誤動作を無くす。【構成】 基板11との貼り合わせ層に多結晶シリコン層21を用いたSOI基板2のシリコン領域41にnMOSトランジスタ51を設けて、同SOI基板2 の別のシリコン領域42にpMOSトランジスタ61を設け、各シリコン領域41,42と多結晶シリコン層21との間の各シリコン領域41,42側に裏面ゲート絶縁膜33を介して電気時に独立した裏面ゲート電極31,32を設ける。各裏面ゲート電極31,32には取り出し電極74,75を設ける。またnMOSトランジスタ51を形成するシリコン領域41の下方の裏面ゲート電極31はp型の導電型とし、pMOSトランジスタ61を形成するシリコン領域42の下方の裏面ゲート電極32はn型の導電型とする。

Claim (excerpt)：

基板との貼り合わせ層が多結晶シリコン層で形成されているとともに該多結晶シリコン層上に絶縁層を介して複数のシリコン領域が形成されているSOI基板の少なくとも一つのシリコン領域に形成したnMOSトランジスタと、該SOI基板の別のシリコン領域に形成したpMOSトランジスタとからなるSOI基板に形成したCMOSトランジスタにおいて、前記多結晶シリコン層と前記各シリコン領域との間における該各シリコン領域側に裏面ゲート絶縁膜を介して形成した裏面ゲート電極と、前記各裏面ゲート電極に接続するとともに該SOI基板表面に取り出される取り出し電極とを設けたことを特徴とするSOI基板に形成したCMOSトランジスタ。

IPC (7)：

H01L 29/786 ,  H01L 21/02 ,  H01L 21/8238 ,  H01L 27/092 ,  H01L 27/08 331 ,  H01L 27/12 ,  H01L 21/336

FI (4)：

H01L 29/78 311 C ,  H01L 27/08 321 D ,  H01L 29/78 311 G ,  H01L 29/78 311 Y