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J-GLOBAL ID：200903023173533336

絶縁ゲート型半導体素子

Inventor： 杉山 公一 ,  井上 智樹 ,  二宮 英彰 ,  小倉 常雄
Applicant, Patent owner： 株式会社東芝
Agent (1)： 外川 英明
Gazette classification：公開公報
Application number (International application number)：2000192362
Publication number (International publication number)：2002016252
Application date： Jun. 27, 2000
Publication date： Jan. 18, 2002
Summary：

【要約】【課題】 寄生ゲート容量の低減を可能にすると共に、ターンオフ時のアバランシェ電流によるラッチアップを防止する。【解決手段】 トレンチ・ゲート41の両側にダミー・ゲート42を配設し、このトレンチ・ゲート42と隣接するダミーゲート42間のP型ベース層3表面にN型ソース層7を前記トレンチ・ゲート41の側壁面に接してそれぞれ形成し、前記トレンチ・ゲート41の両側にエミッタ電極10のコンタクト部を設け、このエミッタ電極10を前記P型ベース層3及び前記N型ソース層7にオーミックコンタクトさせることにより、チャネル密度を低下させることなくゲート容量を低減し、また、アバランシェ電流の集中度合いを緩和する。

Claim (excerpt)：

第1及び第2主面を有する第2導電型ベース層と、前記第2導電型ベース層の前記第1主面上に形成された第1導電型エミッタ層と、前記第1導電型エミッタ層に設けられたコレクタ電極と、前記第2導電型ベース層の前記第2主面上に形成された第1導電型ベース層と、前記第1導電型ベース層表面から前記第2導電型ベース層に達する深さに形成され、その内部に絶縁膜を介して形成され、且つゲート電極に電気的に接続された導電体が埋め込まれたトレンチ・ゲートと、前記トレンチ・ゲート両側の前記第1導電型ベース層表面に選択的に形成され、且つトレンチ・ゲートの両側壁にそれぞれ接して形成された第2導電型ソース層と、前記トレンチ・ゲートを挟むようにその両側にそれぞれ配設され、前記第1導電型ベース層表面から前記第2導電型ベース層に達する深さに形成され、その内部に絶縁膜を介して形成され、且つゲート電極に電気的に非接続の導電体が埋め込まれたダミー・トレンチと、前記トレンチ・ゲートとその両側のダミー・トレンチとに挟まれた前記第1導電型ベース層表面に、前記第1導電型ベース層と前記第2導電型ソース層との両方に接するように形成されたエミッタ電極とを具備してなることを特徴とする絶縁ゲート型半導体素子。

IPC (3)：

H01L 29/78 653 ,  H01L 29/78 655 ,  H01L 29/78

FI (3)：

H01L 29/78 653 A ,  H01L 29/78 655 E ,  H01L 29/78 655 G