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J-GLOBAL ID：200903023320126342

半導体メモリの初段回路方式

Inventor： 小原 ▲隆▼
Applicant, Patent owner： 日本電気株式会社
Agent (1)： 京本 直樹 (外2名)
Gazette classification：公開公報
Application number (International application number)：1993211323
Publication number (International publication number)：1995065574
Application date： Aug. 26, 1993
Publication date： Mar. 10, 1995
Summary：

【要約】【目的】高速DRAMである同期型DRAMにおいて、入力初段回路の高速小振幅インターフェース対応のカレントミラー型初段回路を用いるに当っても、セルフリフレッシュモードでの低消費電力化を実現する。【構成】初段回路として、通常高速動作用カレントミラー型と、入力CMOSレベル時に、低消費電力となる相補論理型との2種を設け、低消費電力を要求されるセルフリフレッシュモードにおいては、セルフリフレッシュモードの解除又は、セルフリフレッシュモードの解除の前に生じるCKE入力レベルのCMOSレベルから、小振幅インターフェースでのVILレベルへの変化をうけて、内部的なセルフリフレッシュモードの解除又は、カレントミラー型初段回路の活性化を行なうという役割を低消費電力が期待できる相補論理型初段回路に担わせるという構成とし、低消費電力化をはかる。

Claim (excerpt)：

第1の外部入力信号と、第2の外部入力信号と、第1の外部入力信号を入力信号とする第1の入力初段回路と、第2の外部入力信号を入力信号とする第2の入力初段回路と、第1及び第2の入力初段回路の第1及び第2の出力信号を入力信号の1つとする第1の内部動作モード切り換え制御回路とを有する半導体メモリにおいて、第1の入力初段回路の構成を、活性化機能付きのカレントミラー型初段回路と、活性化機能付きの相補論理型初段回路の2種によるものとし、第1の内部動作モード切り換え制御回路の第3の出力信号により動作する第1の制御回路を有し、前記第1の制御回路の出力信号により、前記第1の入力初段回路の2つの初段回路及び第2の初段回路の活性化状態を制御することを特徴とする半導体メモリの初段回路方式。