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J-GLOBAL ID：200903023360352213
半導体集積回路のレイアウト設計方法
Inventor：
Applicant, Patent owner：
Agent (1)：
高矢 諭 (外2名)
Gazette classification：公開公報
Application number (International application number)：1993202431
Publication number (International publication number)：1995056984
Application date： Aug. 17, 1993
Publication date： Mar. 03, 1995
Summary：
【要約】【目的】 半導体集積回路内部でのクロック信号のスキューの低減を図りながら、レイアウアト設計の能率を向上する。【構成】 クロック信号を入力する基本セル18の個数から、クロックドライバとして用いるクロックドライバ用基本セル列16a の列数を見積る。他の基本セル列16を用いて、クロック信号に関するもの以外の配置配線設計を行った後、前記クロックドライバ用基本セル列16a を挿入配置し、クロックラインの配線設計を行う。クロックドライバ用基本セル列16a 中の多数の基本セルを用いるので、又、該基本セル列を適所へと挿入配置するので、クロック信号のにスキューが低減される。又、特殊な基本セルを用いず、又基本セル列単位にクロックドライバの配置配線を行うので、設計能率が向上される。
Claim (excerpt)：
論理回路を構成するための複数個の基本セルを配列した基本セル列が複数列設けられ、各基本セル間を配線接続することで、所望の論理回路を作り込むようにした半導体集積回路のレイアウト設計方法において、クロックドライバからクロック信号を入力する負荷の大きさから、該クロックドライバとして用いるクロックドライバ用基本セル列とされる、前記基本セル列の列数を見積り、前記クロックドライバ用基本セル列以外の、論理生成基本セル列とされる前記基本セル列を用いて、作り込む所望の論理回路のうち、前記クロックドライバ以外及びこの出力に接続される各基本セルへのクロックライン以外の配置配線設計を行い、前記クロック信号を入力する基本セルの半導体集積回路上での分布を配慮しながら、複数の前記論理生成基本セル列の列間に、前記クロックドライバ用基本セル列を挿入配置し、挿入配置された該クロックドライバ用基本セル列に対して、前記クロックラインの配線設計を行うことを特徴とする半導体集積回路のレイアウト設計方法。
IPC (2)：
FI (2)：
G06F 15/60 370 K
, H01L 21/82 W
