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J-GLOBAL ID：200903023396478680

半導体基体とその作製方法、および貼り合わせ基体の表面形状測定方法

Inventor： 坂口 清文
Applicant, Patent owner： キヤノン株式会社
Agent (1)： 山下 穣平
Gazette classification：公開公報
Application number (International application number)：2000325802
Publication number (International publication number)：2002134375
Application date： Oct. 25, 2000
Publication date： May. 10, 2002
Summary：

【要約】【課題】 管理された表面形状の半導体基体を作製する。【解決手段】 支持基板5に半導体基板1を貼り合わせることで半導体基体を作製する方法において、支持基板のはり合わせ側の表面形状と、作製した半導体基体の表面形状がほぼ等しい。第1の基体と第2の基体とを絶縁層を介して貼り合わせて作製される貼り合わせ基体の表面形状測定方法であって、絶縁層を介さずに第1の基体と第2の基体とを貼り合わせて疑似貼り合わせ基体を作製し、疑似貼り合わせ基体の表面形状を測定し、その測定値を前記貼り合わせ基体の表面形状とする。

Claim (excerpt)：

支持基板に半導体基板を貼り合わせることで半導体基体を作製する方法において、前記支持基板の貼り合わせ側の表面形状と、作製した半導体基体の表面形状がほぼ等しいことを特徴とする半導体基体の作製方法。

IPC (2)：

H01L 21/02 ,  H01L 27/12

FI (2)：

H01L 21/02 B ,  H01L 27/12 B