化合物半導体装置の製造方法

Inventor： ,
Applicant, Patent owner：
Agent (1)：後藤洋介 (外1名)
Gazette classification：公開公報
Application number (International application number)：1998094220
Publication number (International publication number)：1999135522
Application date： Apr. 07, 1998
Publication date： May. 21, 1999
Summary：

【要約】【課題】 ECR法等の低損傷なドライエッチングの性能を引ぎ出し、FETのしきい値電圧VT を始めとする特性を面内およびウェハ間で均一化できるようにすることができ、微細な電極の抵抗が増大することを抑制することができ、さらに、これらの素子の生産性を高めることができる化合物半導体装置の製造方法を提供する。【解決手段】半導体基板1の表面にチャネル層2,コンタクト層3を設け、コンタクト層をパターニングし、絶縁膜4を形成する。ゲート形成部に開口を有するフォトレジスト膜5をマスクに絶縁膜4をRIEでエッチングして底部が薄く残るゲート開口6を形成する。レジスト膜を除去する。低損傷の条件のエッチング方法(ECR等)により、ゲート開口6を貫通させる。ゲート電極7、ソース・ドレイン電極8,9を形成する。

Claim (excerpt)：

化合物半導体基板表面に素子半導体層を形成する第1工程と、前記素子半導体層の上に絶縁膜を形成する第2工程と、フォトレジストを塗布し、露光・現像を行って前記素子半導体層の電極形成領域上に開口を有するフォトレジスト膜を形成する第3工程と、前記フォトレジスト膜をマスクにドライエッチング法により前記絶縁膜を途中までエッチングして底部に前記絶縁膜を残した開口を形成する第4工程と、前記フォトレジスト膜を除去する第5工程と、ドライエッチング法により前記絶縁膜を全面エッチングして前記の素子半導体層の一部表面を露出させる第6工程と、前記絶縁膜に形成された開口を介して前記素子半導体層と接触する電極を形成する第7工程とを有することを特徴とする化合物半導体装置の製造方法。

IPC (4)：

H01L 21/338 , H01L 29/812 , H01L 21/3065 , H01L 29/41

FI (3)：

H01L 29/80 F , H01L 21/302 J , H01L 29/44 Z

Patent cited by the Patent：

Cited by examiner (2)

半導体装置の製造方法
Gazette classification：公開公報 Application number：特願平5-062657 Applicant：日本電気株式会社
特開平2-250335

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