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J-GLOBAL ID：200903023553733710
不揮発性半導体記憶装置
Inventor：
Applicant, Patent owner：
Agent (1)：
山川 政樹
Gazette classification：公開公報
Application number (International application number)：1997082843
Publication number (International publication number)：1998275487
Application date： Apr. 01, 1997
Publication date： Oct. 13, 1998
Summary：
【要約】【課題】 ドレインディスターブを防ぐための電圧を供給する配線と電源を不要にする。【解決手段】 選択ワード線を含むブロックに対応するブロックデコーダ3a,3bからはブロック選択信号が出力される。メモリセルアレイ1のうち、選択ワード線を含むブロック1a,1bのトランジスタQ0 〜Qm がオンして、選択ブロックの副ビット線SB0 〜SBm が主ビット線B0 〜Bm に接続される。プリデコーダ2の出力のうち、選択ワード線に対応する出力からは、読み出し時及び書き込み時に正電圧が出力され、消去時に負電圧が出力される。メインデコーダのうち、選択ブロックに対応するトランジスタQ11,Q12が導通し、選択ワード線には正電圧又は負電圧が出力され、非選択ワード線には0Vが出力される。
Claim (excerpt)：
複数のブロックから構成され、各ブロック内に、マトリクス状に配置された複数のメモリセルトランジスタ、及びソースが各列のメモリセルトランジスタのドレインに共通の副ビット線に接続された複数のNチャネルトランジスタを備えるメモリセルアレイと、メモリセルアレイの各行のメモリセルトランジスタの制御ゲートに共通に接続されたワード線と、メモリセルアレイの各列のNチャネルトランジスタのドレインに共通に接続された主ビット線と、入力アドレスに応じて所定のワード線を選択するためのプリデコーダ、入力アドレスに応じて所定のブロックのNチャネルトランジスタにブロック選択信号を出力することによりブロックを選択するブロックデコーダ、プリデコーダ及びブロックデコーダの出力に応じて所定のワード線を選択するメインデコーダからなるXデコーダとを有し、前記メインデコーダは、各ワード線に対してそれぞれ、ドレインがプリデコーダの対応する出力に接続され、ソースが対応する1つのワード線に接続され、ゲートにブロック選択信号が入力される第1のNチャネルトランジスタと、ドレインがプリデコーダの対応する出力に接続され、ソースが対応する1つのワード線に接続され、ゲートに前記ブロック選択信号の反転信号が入力される第1のPチャネルトランジスタと、ドレインが対応する1つのワード線に接続され、ソースが接地され、ゲートに前記ブロック選択信号の反転信号が入力される第2のNチャネルトランジスタとを備えるものであることを特徴とする不揮発性半導体記憶装置。
IPC (2)：
FI (2)：
G11C 17/00 612 F
, G11C 17/00 633 A
