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J-GLOBAL ID：200903023667505807

半導体メモリ装置のキャパシタ製造方法

Inventor： ジェオング-スウ ハン ,  セウング-ヒー リー
Applicant, Patent owner： ゴールド スター エレクトロン カンパニー リミテッド
Agent (1)： 中村 純之助 (外1名)
Gazette classification：公開公報
Application number (International application number)：1993276679
Publication number (International publication number)：1994224370
Application date： Nov. 05, 1993
Publication date： Aug. 12, 1994
Summary：

【要約】【目的】高純度タンタル酸化膜を形成し、炭素汚染による漏洩電流とTaCl5汚染による特性劣化が少ない半導体メモリ装置のキャパシタ製造方法を提供する。【構成】半導体基板31上にドープされた多結晶シリコン膜32を蒸着してストレージ電極を形成する工程と、上記多結晶シリコン膜32を酸化してシリコン酸化膜33を形成する工程と、上記シリコン酸化膜33の上に、タンタル膜34及びタンタルケイ化膜35を順次形成する工程と、上記タンタル膜34及びタンタルケイ化膜35をアニーリング及び酸化してシリコン酸化膜33-タンタル酸化膜36-シリコン酸化膜37の構造を得る工程と、上記構造の上に、ドープされた多結晶シリコンまたはその他の材料によりプレート電極38を形成する工程とから成る。

Claim (excerpt)：

半導体メモリ装置のキャパシタ製造方法において、半導体基板にドープされた多結晶シリコン膜を形成してストレージ電極を形成する工程と、上記多結晶シリコン膜を酸化してシリコン酸化膜を形成する工程と、上記シリコン酸化膜の上に、スパッタリングでタンタル膜を形成する工程と、上記タンタル膜にアニーリング及び酸化工程を施してタンタル酸化膜を形成する工程と、上記タンタル酸化膜の上に、多結晶シリコン膜を蒸着してプレート電極を形成する工程、から成る半導体メモリ装置のキャパシタ製造方法。

IPC (4)：

H01L 27/04 ,  H01L 21/314 ,  H01L 21/324 ,  H01L 27/108

Patent cited by the Patent：

Cited by applicant (4)

• 特開昭60-160155
  
• 特開平1-154547
  
• 特開昭58-220457
  
• 特開昭60-173868
  

Cited by examiner (4)

• 特開昭60-160155
  
• 特開平1-154547
  
• 特開昭58-220457
  
• 特開昭60-173868