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J-GLOBAL ID：200903023676736099

TLBエントリクリア方式

Inventor： 岸 高夫
Applicant, Patent owner： 日本電気株式会社
Agent (1)： 境 廣巳
Gazette classification：公開公報
Application number (International application number)：1991336062
Publication number (International publication number)：1993151084
Application date： Nov. 26, 1991
Publication date： Jun. 18, 1993
Summary：

【要約】【構成】 仮想計算機システムに於いて、GOS,GOS下のジョブが走行しているCPU43は他CPU44のTLB13のエントリをクリアする場合、セグメントテーブルの先頭を示すSTBR9の内容をSCU42を介して他CPU44に送出すると共に、自CPU43内のSTBR10にセットする。CPU44はこの要求を受付けることができない場合、TLBクリア成功失敗信号17を用いてそのことをCPU43に通知する。これにより、CPU43内のTLBクリア失敗フラグ11がセットされ、STBR10へのセットが抑止される。この後、CPU43では、制御がVMCPに移行し、VMCPがSTBR10の内容をキーとしたクリア要求を他CPU44に対して再度送出する。【効果】 制御がVMCPに移行しても、GOS,GOS下のジョブ走行時のSTBR9の内容をキーにした他CPUに対するTLBエントリクリアが可能になる。

Claim (excerpt)：

複数のCPUを含むシステムで実現される仮想計算機システムに於いて、前記各CPUは、自CPU内のセグメントテーブルの先頭を指示する第1のSTBRと、他CPUに対してTLBエントリクリア要求を行なう時、前記第1のSTBRの内容がセットされる第2のSTBRと、他CPUに対して行なったTLBエントリクリア要求が失敗したことを表示し、前記第2のSTBRへのセットを抑止するTLBクリア失敗フラグとを備え、他CPUに対して行なったTLBエントリクリア要求が失敗した後、再度前記他CPUに対してTLBエントリクリア要求を行なう場合は、前記第2のSTBRの内容をTLBエントリクリアのキーとして前記他CPUに送出することを特徴とするTLBエントリクリア方式。