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J-GLOBAL ID：200903023833297142

マルチスレッド・プロセッサ内でのパイプライン・ステージのフラッシュ方法および装置

Inventor： リチャード・ジェームズ・エイケマイヤー
Applicant, Patent owner： インターナショナル・ビジネス・マシーンズ・コーポレーション
Agent (1)： 坂口 博 (外2名)
Gazette classification：公開公報
Application number (International application number)：2001126630
Publication number (International publication number)：2001356903
Application date： Apr. 24, 2001
Publication date： Dec. 26, 2001
Summary：

【要約】【課題】 同時マルチスレッド・プロセッサにおいて、共用されるパイプライン・ステージのフラッシュ機構を開示すること。【解決手段】 好ましい実施形態では、共用されるパイプライン・ステージが、取出ステージ、デコード・ステージ、またはディスパッチ・ステージの1つまたはすべてになり、フラッシュ機構が、ディスパッチ・ステージおよびその前のステージの命令をフラッシュする。ディスパッチ・フラッシュ機構は、特定のスレッドの命令がパイプライン式プロセッサのディスパッチ・ステージでストールした時を検出する。そのスレッドの後続の命令は、ディスパッチ・ステージを含めてそこまでのプロセッサのすべてのパイプライン・ステージからフラッシュされる。

Claim (excerpt)：

マルチスレッド・コンピュータ・プロセッサのプロセッサ・パイプライン内の複数のスレッドの1つをフラッシュする方法であって、(a)前記マルチスレッド・コンピュータ・プロセッサ内での同時処理のために前記複数のスレッドを取り出すステップであって、前記マルチスレッド・コンピュータ・プロセッサが、少なくとも1つの共用されるパイプライン・ステージを有するステップと、(b)前記共用されるパイプライン・ステージ内でストールした命令を認識するステップであって、前記ストールした命令が、前記共用されるパイプライン・ステージの前の前記プロセッサ・パイプラインに存在する少なくとも2つのスレッドのそれ以上の処理を妨げ、前記ストールした命令が前記少なくとも2つのスレッドの1つに属するステップと、(c)前記共用されるパイプライン・ステージおよび前記共用されるパイプライン・ステージの前の前記プロセッサ・パイプライン内のすべてのステージから、前記少なくとも2つのスレッドの前記1つのすべての命令をフラッシュするステップと、(d)前記プロセッサ・パイプライン内の前記少なくとも2つのスレッドのもう1つを処理するステップとを含む方法。

F-Term (5)：

5B013AA12 ,  5B013BB01 ,  5B013BB18 ,  5B013DD01 ,  5B013DD03