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J-GLOBAL ID：200903023855216197

半導体装置の製造方法

Inventor： 稲葉 孝
Applicant, Patent owner： 日本電気株式会社
Agent (1)： 京本 直樹 (外2名)
Gazette classification：公開公報
Application number (International application number)：1992194432
Publication number (International publication number)：1994045453
Application date： Jul. 22, 1992
Publication date： Feb. 18, 1994
Summary：

【要約】【目的】スルーホール形状を垂直に微細に形成した場合に、スルーホール側面でのメッキ電極用メタルの段切れを防ぐ。【構成】スルーホール開孔の異方性エッチングを、下層配線2の上部をエッチングして、エッチングされた配線材がスルーホール側面に堆積するように行う。【効果】後工程で、メッキ電極用メタル8をスパッタし、スルーホール側面では、メッキ電極用メタル8が段切れを起しても、配線材の堆積物6で接続され、上層のメッキ配線7を形成できる。

Claim (excerpt)：

半導体基板上に第1の配線を形成する工程と、前記第1の配線上に層間絶縁膜を形成する工程と、前記層間絶縁膜に前記第1の配線の上面に達するスルーホールを開孔する工程と、前記層間絶縁膜上に前記スルーホールを通して前記第1の配線に接続する第2の配線を形成する工程とを含む半導体装置の製造方法において、前記スルーホールを開孔するためのエッチング工程は、前記層間絶縁膜をエッチングしさらに、前記第1の配線上部をエッチングしエッチングされた前記第1の配線の配線材が前記層間絶縁膜のスルーホールの側面に堆積するように行うことを特徴とする半導体装置の製造方法。

IPC (2)：

H01L 21/90 ,  H01L 21/302