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J-GLOBAL ID：200903024051761113

情報処理装置

Inventor： 山田 紀一
Applicant, Patent owner： 富士ゼロックス株式会社
Agent (1)： 澤田 俊夫
Gazette classification：公開公報
Application number (International application number)：1999286799
Publication number (International publication number)：2001111413
Application date： Oct. 07, 1999
Publication date： Apr. 20, 2001
Summary：

【要約】【課題】 アプリケーションプログラムの一部をプログラマブル論理回路で実行する際に回路再構成時間を短縮する。【解決手段】 回路再構成シーケンスに基づき、再構成間の回路差分情報を抽出する(S1)。抽出した情報は処理機能回路ブロックの再構成と配線の再構成にわけ、それぞれに頻度と単位再構成あたりの必要データサイズを乗じて、それぞれ総再構成データ量を算出する(S2、S3)。処理機能回路ブロックの再構成時間(データ量×単位データあたりの構成時間)と配線の再構成時間を比較し、配線の再構成時間が長い場合には、配線固定回路をスケルトン回路として選択し、スケルトン回路情報を生成する。再構成情報は切り替わる処理機能回路ブロックのみを抽出して生成する(S4、S7、S8)。逆の場合には処理機能回路ブロックをスケルトン回路として選択する。

Claim (excerpt)：

処理の一部分が、プログラマブル論理回路で処理され、前記プログラマブル論理回路の部分的な回路の再構成により複数の機能を実現する情報処理装置において、プログラマブル論理回路を備え、上記プログラマブル論理回路に構成された回路を用いてアプリケーションプログラムの一部分を処理する処理手段と、個別の処理を実行するための個別の回路を上記プログラマブル論理回路にそれぞれ構成するために用いる、複数組の回路情報を記憶する記憶手段と、上記記憶手段に記憶された複数組の回路情報から、上記個別の処理に共通に用いられるスケルトン回路を規定するスケルトン回路情報と、上記個別の回路の各々と上記スケルトン回路との差分回路を規定する差分回路情報とを生成する編集手段と、上記編集手段で生成された回路情報を取得して上記処理手段の上記プログラマブル論理回路に回路を構成する取得手段とを有することを特徴とする情報処理装置。

IPC (4)：

H03K 19/173 101 ,  G06F 9/06 540 ,  G06F 17/50 ,  G06T 5/20

FI (5)：

H03K 19/173 101 ,  G06F 9/06 540 L ,  G06F 15/60 656 A ,  G06F 15/60 656 R ,  G06F 15/68 400 J

F-Term (11)：

5B046AA08 ,  5B046BA03 ,  5B057CE06 ,  5B057CH01 ,  5B057CH09 ,  5B057DC17 ,  5B076EB01 ,  5J042BA09 ,  5J042CA00 ,  5J042CA19 ,  5J042DA03