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J-GLOBAL ID：200903024105664623

半導体記憶装置

Inventor： 栗山 祐忠
Applicant, Patent owner： 三菱電機株式会社
Agent (1)： 深見 久郎 (外3名)
Gazette classification：公開公報
Application number (International application number)：1995194899
Publication number (International publication number)：1997045796
Application date： Jul. 31, 1995
Publication date： Feb. 14, 1997
Summary：

【要約】【課題】 メモリセルサイズの縮小が可能であるとともに電気的アンバランスを解消し得る半導体記憶装置を提供する。【解決手段】 ドライバトランジスタQ3,Q4および負荷トランジスタQ5,Q6のゲート電極3a,3bと、アクセストランジスタQ1,Q2のゲート電極を兼ねるワード線9aとを、それぞれ第1ポリシリコン層と第2ポリシリコン層(第2ポリサイド層)との別の層によって構成する。また、セル電流経路I1およびI2に、ビット線コンタクトおよびGNDコンタクト以外のコンタクト部を形成しない。

Claim (excerpt)：

メモリセル領域に位置する半導体基板の主表面に、2つの駆動トランジスタと2つのアクセストランジスタと2つの負荷トランジスタとが形成される半導体記憶装置であって、前記ドライバトランジスタのゲート電極と前記負荷トランジスタのゲート電極とを構成し、少なくとも第1のポリシリコン層を含む第1の導電層と、前記アクセストランジスタのゲート電極を兼ねるワード線と、電源配線と、前記駆動トランジスタおよびアクセストランジスタを構成する第1導電型トランジスタの活性領域と前記負荷トランジスタを構成する第2導電型トランジスタの活性領域とを接続するための接続配線とを構成し、少なくとも第2のポリシリコン層を含む第2の導電層とを備えた、半導体記憶装置。

IPC (2)：

H01L 21/8244 ,  H01L 27/11