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J-GLOBAL ID：200903024246133630

半導体基板の製造方法

Inventor： 古 川 和 由 ,  田 中 一 宏
Applicant, Patent owner： 株式会社東芝 ,  東芝マイクロエレクトロニクス株式会社
Agent (1)： 佐藤 一雄 (外3名)
Gazette classification：公開公報
Application number (International application number)：1992129057
Publication number (International publication number)：1993326685
Application date： May. 21, 1992
Publication date： Dec. 10, 1993
Summary：

【要約】【目的】 多結晶シリコンを堆積させる際に裏面側まで回り込んでここに付着した多結晶シリコンを、これに引き続いて行われる研磨や研削に先立って確実に除去して、接着ウェーハの裏面を平坦にすることができるようにする。【構成】 2枚のシリコンウェーハ11,12を誘電体層13を介在させつつ一体化させ、一方のシリコンウェーハ11を誘電体層13に達する溝15で複数に分離し、この溝15の内周面に絶縁膜16aを設け、溝15が埋まるまで多結晶シリコン17を堆積させ、この多結晶シリコン17をシリコンウェーハ11の表面が露出するまで研磨する半導体基板の製造方法において、多結晶シリコン17を堆積させる前にシリコンウェーハ12の裏面側に酸化膜16b,16cを設け、この堆積後に酸化膜16b,16cを等方性のエッチングで少なくとも基板周縁の丸みの部分に達するまで除去することを特徴とする。

Claim (excerpt)：

第1のシリコンウェーハと第2のシリコンウェーハとを誘電体層を介在させつつ一体化する工程と、前記第1のシリコンウェーハを前記誘電体層に達する溝で複数に分離する工程と、前記溝の内周面に絶縁膜を設ける工程と、前記溝が埋まるまで前記第1のシリコンウェーハの表面に多結晶シリコンを堆積させる工程と、前記多結晶シリコンを少なくとも前記第1のシリコンウェーハの表面が露出するまで研磨する工程を経る半導体基板の製造方法において、前記多結晶シリコンを堆積させる前に前記第2のシリコンウェーハの裏面側に酸化膜を設け、多結晶シリコン堆積後に前記酸化膜を等方性のエッチングで少なくとも基板周縁の丸みの部分に達するまで除去することを特徴とする半導体基板の製造方法。

IPC (3)：

H01L 21/76 ,  H01L 21/02 ,  H01L 27/12

Patent cited by the Patent：

Cited by examiner (3)

• 特開平2-177454
  
• 特開平2-126650
  
• 特開平1-280318