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J-GLOBAL ID：200903024662121802

多孔性誘電体の金属被覆法

Inventor： ロバート エィチ.ヘイブマン
Applicant, Patent owner： テキサス インスツルメンツ インコーポレイテツド
Agent (1)： 浅村 皓 (外3名)
Gazette classification：公開公報
Application number (International application number)：1997345428
Publication number (International publication number)：1998189733
Application date： Dec. 15, 1997
Publication date： Jul. 21, 1998
Summary：

【要約】【課題】 電子的マイクロ回路基体上に存在する誘電体層上にビアホールあるいは導体を形成するため、そのビアホールあるいは導体が上記基体の表面上の導電性領域に電気的に接続されるようにする方法において、従来技術の課題であった、ダマスセン金属に多孔性の誘電体を埋め込むCMP処理の困難性、並びに機械的強度が低く湿気を吸収しがちである多孔性誘電体の問題点を解決する。【解決手段】 基体(10)上に誘電体層を形成すること、基体(10)上に極細誘電体層(14)を形成すること、上記極細多孔性誘電体の頂部表面上に平面形成停止材料を蒸着すること、フォトレジストを蒸着してパターン化すること、上記停止材料および極細多孔性誘電体層(14)を導体パターンにエッチングして上記基体(10)の表面上の上記導電性領域の少なくとも一部を露出すること、壁シール(20)を蒸着すること、導体金属(26)を蒸着すること、この構造体を平面形成すること、のステップを具備する構成とした。

Claim (excerpt)：

電子的マイクロ回路基体上に存在する誘電体層上にビアホールあるいは導体を形成する方法であって、そのビアホールあるいは導体が上記基体の表面上の導電性領域に電気的に接続されるようにする方法において、上記基体上に極細多孔性誘電体層を形成すること、上記極細多孔性誘電体の頂部表面上に平面形成停止材料を蒸着すること、フォトレジストを蒸着してパターン化すること、上記停止材料および極細誘電体層を導体パターンにエッチングして上記基体の表面上の上記導電性領域の少なくとも一部を露出すること、壁シールを蒸着すること、導電体金属を蒸着すること、当該構造体を平面形成すること、からなる方法。

IPC (4)：

H01L 21/768 ,  C23C 14/04 ,  H01L 21/28 ,  H01L 21/306

FI (4)：

H01L 21/90 C ,  C23C 14/04 B ,  H01L 21/28 L ,  H01L 21/306 F