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J-GLOBAL ID：200903024684258925

集積回路設計方法及び集積回路設計用CAD装置

Inventor： 成石 正明
Applicant, Patent owner： 川崎製鉄株式会社
Agent (1)： 高矢 諭 (外2名)
Gazette classification：公開公報
Application number (International application number)：1992261813
Publication number (International publication number)：1994112315
Application date： Sep. 30, 1992
Publication date： Apr. 22, 1994
Summary：

【要約】【目的】 用いるセルの信号遅延特性への依存を低減し、設計者の負担の軽減やTAT短縮を図る。【構成】 セルAは、その入力と出力との論理関係が同一であり、そのレイアウトパターンの占有形状及び入出力端子位置が同一であり、その信号遅延特性の少なくとも一部のみ相異する複数のセルのセルグループである。同一のセルグループについては、回路図データと、論理データと、占有形状・端子位置レイアウトデータとが共通となっている。又、遅延データとレイアウトデータについては、当該セルグループ中の各セル毎となっており、相互に参照可能な状態となっている。従って、このような構成のセルライブラリを用いた場合には、信号遅延特性への依存を低減できる。

Claim (excerpt)：

予め登録されているセルを用いて集積回路レイアウトパターンを設計する集積回路設計方法において、その入力と出力との論理関係が同一であり、そのセルレイアウトパターンの占有形状及び入出力端子位置が同一であり、その信号遅延特性のみ相異する、セルグループとされた複数のセルについて、該セルグループのセルレイアウトパターンの前記占有形状の情報と前記入出力端子位置の情報とによるセルグループレイアウト情報、そのセルグループ中の各セルのそれぞれの信号遅延特性に関する情報、及び、各セルのそれぞれのセルレイアウトパターンに関する情報を、リレーショナル情報を用いて相互に参照可能な状態で用意しておき、集積回路レイアウトパターンの設計の際、まず、前記セルグループレイアウト情報を用いて、組み込むセルの前記占有形状及び前記入出力端子を配置し、又、配置した該セルを配線し、前記配置及び配線後、各セル間の各配線の実配線長を求め、該実配線長から前記各配線毎の信号遅延の度合を求め、該信号遅延の度合と希望信号遅延時間とに従って、又、前記リレーショナル情報と前記信号遅延特性に関する情報を用いて、当該セルグループ中のより信号遅延特性の適合したセルを選択し、該選択されたセルの前記セルレイアウトパターンに関する情報を用いて、配置されているセルのセルレイアウトパターンを設計し、集積回路レイアウト設計を行うことを特徴とする集積回路設計方法。

IPC (3)：

H01L 21/82 ,  G06F 15/60 370 ,  H01L 27/04