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J-GLOBAL ID：200903024906993700

半導体装置の製造方法

Inventor： 佐藤 公博 ,  中枌 晃弘
Applicant, Patent owner： 日本アイ・ビー・エム株式会社
Agent (1)： 頓宮 孝一 (外4名)
Gazette classification：公開公報
Application number (International application number)：1992249038
Publication number (International publication number)：1994104171
Application date： Sep. 18, 1992
Publication date： Apr. 15, 1994
Summary：

【要約】【目的】 エッチング用のレジストパターンの段差または凹部の垂壁に、順テーパー、または順傾斜を、レジストパターンの寸法を制御しながら設ける。このレジストパターンの形状を被加工層にエッチングにより転写して、被加工層上に積層される層の段差切れを防止することにより、半導体装置の微細加工の製造効率を高めること。【構成】 段差または凹部に垂壁を有するレジストパターンを硬化した後、全面に薄膜レジスト層を付着し、一括露光する。レジストパターンの垂壁部分以外の薄膜レジスト層が露光されて、そして現像されて除去される。その後に垂壁部分の薄膜レジスト層を加熱再フロー化して、エッチング用のレジストパターンの垂壁を順テーパー、又は順傾斜を有する側壁にする。

Claim (excerpt)：

半導体装置の製造方法において、実質的に垂直な垂壁を持つ段差または凹部を有するレジストパターンを被加工面上に形成し、前記レジストパターンを硬化させ、前記レジストパターンの全面に薄膜レジスト層を塗布し、該薄膜レジスト層を垂直方向に露光して前記垂壁上の前記薄膜レジスト層のみを残して除去し、残された前記薄膜レジスト層を加熱して再フロー化する、ことを特徴とする半導体装置の製造方法。

IPC (2)：

H01L 21/027 ,  H01L 21/302

FI (3)：

H01L 21/30 361 V ,  H01L 21/30 361 S ,  H01L 21/30 361 Q