Pat

J-GLOBAL ID：200903025003253102

表面実装型半導体装置の製造方法

Inventor： 大塚 雅司 ,  池部 公弘
Applicant, Patent owner： 株式会社東芝
Agent (1)： 鈴江 武彦
Gazette classification：公開公報
Application number (International application number)：1995185497
Publication number (International publication number)：1997036275
Application date： Jul. 21, 1995
Publication date： Feb. 07, 1997
Summary：

【要約】【課題】本発明は、一層式のTABテープを使用してなるTAB-BGAの製造において、工程数の増加を招くことなく、多ピン化に容易に対応でき、しかも、より低コスト化を図ることができるようにすることを最も主要な特徴とする。【解決手段】たとえば、ベースフィルム14を受け入れて、デバイスホール13およびパッドホール17を打ち抜きにより同時に形成する工程と、上記ベースフィルム14の上面に配線パターン16を形成する工程と、その配線パターン16の一端を、半導体チップ11の各電極パッドとそれぞれ接続する工程と、配線パターン16の他端を、パッドホール17を介して、上記ベースフィルム14の下面に取り付けられた半田ボール18と個々に接続する工程とからなっている。

Claim (excerpt)：

パッケージの片面に配置された半田ボールによって基板上に実装される表面実装型半導体装置の製造方法において、一方面に接着剤が塗布された絶縁材を打ち抜き、半導体素子を搭載するための開口部を形成すると同時に、前記半田ボールの取り付け位置に貫通孔を形成する工程と、前記接着剤により前記絶縁材上に金属箔を貼り付ける工程と、前記金属箔をエッチングして、一端が前記開口部内に延在され、他端が前記貫通孔に対応する配線パターンを形成する工程と、前記開口部内に延在する前記配線パターンの一端を、前記半導体素子の電極と接続する工程と、前記絶縁材の他方面に前記半田ボールを取り付け、その半田ボールと前記配線パターンの他端とを前記貫通孔を介して接続する工程とからなることを特徴とする表面実装型半導体装置の製造方法。

IPC (2)：

H01L 23/12 ,  H01L 21/60 311

FI (2)：

H01L 23/12 L ,  H01L 21/60 311 W