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J-GLOBAL ID：200903025105108220
半導体シリコンエピタキシャルウェーハ及び半導体デバイスの製造方法
Inventor：
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Applicant, Patent owner：
Agent (1)：
押田 良久
Gazette classification：公開公報
Application number (International application number)：1997220829
Publication number (International publication number)：1998223641
Application date： Jul. 31, 1997
Publication date： Aug. 21, 1998
Summary：
【要約】【課題】 1050°Cを境に低温または高温のいずれのデバイスプロセスにおいてもBMDの形成が期待できない比抵抗が10mΩ・cm以上のエピタキシャルウェーハにゲッタリング能を付与するもので、デバイス歩留りが向上する半導体シリコンエピタキシャルウェーハ及び半導体デバイスの製造方法の提供。【解決手段】 デバイス製造工程におけるプロセス温度に応じて熱処理時間を選択してエピタキシャル成膜前に650°C〜900°Cの低温熱処理を行えば、比抵抗が10mΩ・cm以上のエピタキシャルウェーハでも、1050°Cを境に低温または高温のいずれのデバイスプロセスにおいてもゲッタリングに十分なBMDを形成することができ、デバイスプロセスで混入される重金属汚染を十分にゲッターすることができ、汚染によるデバイス特性の劣化が防止でき、デバイスの高歩留まりが実現できる。
Claim (excerpt)：
基板の比抵抗が10mΩ・cm以上、p型(Bドープド)CZ-Siウェーハに、650°C以上、900°C以下の温度で熱処理を行い、1050°C以下の低温のデバイス製造工程でゲッタリングに十分なBMDを形成し得るBMD核を形成し、その後ウェーハの片面又は両面を鏡面研磨し、所定表面に気相成長法にてエピタキシャル膜を成膜する半導体シリコンエピタキシャルウェーハの製造方法。
IPC (2)：
FI (2)：
H01L 21/322 Y
, H01L 21/20
